JPS61127635U - - Google Patents
Info
- Publication number
- JPS61127635U JPS61127635U JP1985009365U JP936585U JPS61127635U JP S61127635 U JPS61127635 U JP S61127635U JP 1985009365 U JP1985009365 U JP 1985009365U JP 936585 U JP936585 U JP 936585U JP S61127635 U JPS61127635 U JP S61127635U
- Authority
- JP
- Japan
- Prior art keywords
- land portion
- leads
- lead
- wire
- tip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
第1図乃至第4図は本考案に係る半導体装置の
実施例を説明するためのもので、第1図は本考案
をモノリシツクICに適用した一実施例を示す平
面図、第2図は第1図のA―A線に沿う拡大断面
図、第3図は本考案をハイブリツドICに適用し
た実施例を示す平面図、第4図は第3図のB―B
線に沿う断面図である。第5図は従来のモノリシ
ツクICの一例を示す平面図、第6図は第5図の
C―C線に沿う断面図である。 6……半導体ペレツト、8……ボドデイングパ
ツド、11……リードフレーム、12……ランド
部、14……リード、14a……リード先端部、
16……ワイヤ。
実施例を説明するためのもので、第1図は本考案
をモノリシツクICに適用した一実施例を示す平
面図、第2図は第1図のA―A線に沿う拡大断面
図、第3図は本考案をハイブリツドICに適用し
た実施例を示す平面図、第4図は第3図のB―B
線に沿う断面図である。第5図は従来のモノリシ
ツクICの一例を示す平面図、第6図は第5図の
C―C線に沿う断面図である。 6……半導体ペレツト、8……ボドデイングパ
ツド、11……リードフレーム、12……ランド
部、14……リード、14a……リード先端部、
16……ワイヤ。
Claims (1)
- 【実用新案登録請求の範囲】 リードフレームのランド部上に固着した半導体
ペレツトのボンデイングパツドと、ランド部の近
傍まで延びてくる複数のリードの先端部とを、ワ
イヤで電気的に接続してなる半導体装置において
、 前記リードのうち、所望のリードの先端部を略
L字状に屈曲形成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985009365U JPS61127635U (ja) | 1985-01-26 | 1985-01-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985009365U JPS61127635U (ja) | 1985-01-26 | 1985-01-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61127635U true JPS61127635U (ja) | 1986-08-11 |
Family
ID=30489515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985009365U Pending JPS61127635U (ja) | 1985-01-26 | 1985-01-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61127635U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059884A (ja) * | 2005-07-22 | 2007-03-08 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
-
1985
- 1985-01-26 JP JP1985009365U patent/JPS61127635U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059884A (ja) * | 2005-07-22 | 2007-03-08 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |