JPS61128308A - 順序制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明性順序制御装置、とくにコンビ為−タシステムの
電源を投入する場合およびｗｅｔ−切断する場合にこの
コンビ為−タシステムを構属する各周辺装置（以後テバ
イス）の電源投入または電源切断の順序上制御するため
の順序制御装置に関するものである。

〔従来の技術〕

一般にコンビ、−タシステムにおいては、ｗ橡投入に当
ってシステムｔ−ｍｇする丁ぺてのデバイ。

スに同時に電源を投入すると過大な突入電流が生じて供
給電源側に悪影響を与えるので、これを防ぎ、さらに１
次、システムの安定な立ち上りお工び誤動作を伴なわな
い切断が行なわれるようにする九めに、順序制御装置′
ｆｔ−システム中に設け、システム中の各テバイスに対
する電源の投入／切断をこの順序制御装置で行なえるよ
うにしている。

しかして、このような順序制御装置自身の１！源が事故
等によりＯＦＦになり尼場合にも、運用中のシステムに
できる限シ影Ｗｋ与えない孟うにするｔめに、順序制御
装置自身の電源ＯＦＦに対しては以下のように制御ちれ
る必要がある。

すなわち、順序制御装置の電源ＯＦＦが起る前のシステ
ム中の各テバイスに対する電源投入／切断の状態全順序
制御装置自身の電源ＯＦＦが起ってもそのママ保持する
工うに制御される必要がある。

このような制御を行なう九めに従来は、後に詳述するよ
うに、順序制御装置に設けたリレーのブレーク接点（コ
イル電流が流れるとブレーク（オフ）シ、コイル電流が
なくなると機械的にメーク（オン）する接点）を利用し
て、テバイス側電源を投入／切断するスイッチとなるリ
レー七投入状態に保持しておく自己保持電流を流丁几め
の電流ルー１ｔ−形成し、これによって順序制御装置に
電源ＯＦＦが起っても、投入されているテバイスの電源
はそのｆま投入状態が保持されるようにしている０ 〔発明が解決しようとする問題点〕 しかしながらこの方法では、後述するように、テバイス
当り少なくも２個の制御用リレーが必要となり、この友
めシステム中のテノ（イスの数の２倍のリレーが必要と
なる。

一般にリレーｑ、ＩＣ゛やＬ　８’Ｉに比してその機能
の割合いに形状が大きく、１比値段が高い友め、シンテ
ム中のテバイスの数が増すにつれ、リレー°の実装スペ
ースと価格の面でそのティメリットが顕著に現われる゛
ようになる。

一万このようなリレーの作用ｔ、論理ゲー）ｋ用いて実
現しようとしても、リレーは、電源ＯＦＦに対して特定
の接続状態を機械的に保持する機能を有しているのに対
して、論理ゲートは電源ＯＦＦによりその機能が失なわ
れてし１う几めに、論理ゲート２用いてリレーのこのよ
うな保持作用全代行させることは容易ではない。

本発明の目的は、このような問題を解決し、順序制御装
置自身の電源ＯＦＦに対して、□各テノ（イスに対する
″電源の投入／切断状態を保持できる、リレー金円いな
い順序制御１ｔｔｔ−提供することに６、る０ 〔問題点を解決するｔめの手段〕″ 本発明の装置は、それぞれが自己の電源の投入／切断上
行なうためのリレーコイルする複数のテノくイス全前記
リレニｔ−介して該リレーを含むテノくイスの電源の投
入／切断の順序を制御する順序制御−置において、瘤記
各リレーのメー冬状態七自己保持するため°の自己保持
電流凱該リレーを含むテバイスに対する制御電源に直列
に接続され友、該リレーのコイルと、該コイルに対応す
るメーク型接点と、各テバイスの前記目己保持電流會整
流合成する九めのダイオードと、前記順序制御装置に含
まれるパワーオンリセット回路の出力に工９その導通の
オンオフが制御され前記整流合成され九―己保持電流會
導通できるようにしたＰＮＰ型トランジスタとＮＰＮ型
トランジスタとで構成される８ｅＲ回路とを介して得ら
れる工うにしている０ 〔実施例〕 次に、本発明について図面を参照して説明する。

理解を容易にするｔめに最初従来例について説明する。

第５図は従来例を説明するためのブロック図である。こ
の従来例は、順序制御装置１１′と、ｍ個のテバイス２
′−１〜２′−ｍｔ−含むシステムである。

例えばデノミイス２′−１は、自己に対する制御電源Ｖ
ｄ’　１を有しており、１次この制御電源Ｖ’ｄｔを用
いてテバイス２′−１の供給電源のＯＮ（投入）および
ＯＦＦ　（切断）全実行する九めのリレーに４１！ｌ。

ｒｌ’ｉ’を有している。リレー接点ｒＪ’ｔはメーク
型の接点で、リレーコイル肚′ｌに（特定値以上の）電
流が流れると対応するリレー接点ｒｌ’ｌｔ−メーク（
ＯＮ）し、リレーコイルＲ１／、に（Ｉ＃定値以上の〕
ｔａが流れなくなると対応する接点ｒｌ’ｘは機械的た
ブレイク（ＯＦＦ　）される。セしてテノ（イス２′−
１の供給電源（図示せず）に対する０Ｎ１０１１’Ｐは
＋７　Ｌ／−コイル柑−′ｌに流れるＷ流により接点ｒ
ｌ’ｔと全く同様にメーク／ブレークが制御される別の
接点（図示せず）によシ行なわれる。例えばリレーコイ
ルＲＩＩ’１に電流が流れると接点ｒｌ’ｔはメークし
、同時にｒｌ′ｌと同じ動作をする別の電源ＯＮ　ＯＦ
Ｆ用のリレー接点によりテバイス２′−１はその供給電
源に対してＯＮされる。ま友コイルＲＬ’１に電流が流
れなくなると接点ｒｌ’ｔは機械的にＯＦ’ｌ！’シ、
同時にｒｌ’ｔと同じ動作をするこの電源ＯＮ　ＯＦＢ
″用のリレー接点によりテバイス２−１は供給電源から
ＯＦＦされる。

テバイス２′−１以外の他のすべてのテバイスも以上と
全く同じ構成になっている。

これに対して順序制御１装置１′には、各テバイス２′
−１〜２’−ｍに対応して、それぞれ２個ずつのテバイ
ス電源投入／切断制御用のリレーが設けられている。

例えばテバイス２′−１に対しては、テバイス２′−１
の電源投入を始動するメーク型リレーＯＮ１゜ｏ’ｎ１
とテバイス２’−１の電源切断を始動するブレーク型リ
レー０ＦＦＩ、ｏｆｆ忙が設けられている。そしてこれ
等各リレーコイルＯＮ１，０ＦＦ１　の−万の端には、
順序制御装置１′の電源電圧ｖ’ｃｃが接続され、他の
端には、それぞれナントゲート１４’　−１および１５
’−１の出力が接続されている。これら各ナントゲート
１４′−１および１５’−１ｉ同様に順序制御装置１′
の電源Ｖ’ＣＣにより駆動されている。

これらのリレーおよびナントゲートの構成は他のテバイ
スに対しても全く同様である。

さらに順序制御装置１′の中には、パワーオンリセット
回路（ＦＯＲ）１２’が設けられている。このパワーオ
ンリセット回路（ＦＯＲＩ）１２’は、電源Ｖ’ＣＣが
特定のスレシホールド寛圧Ｅ／ｌニジ％高い場合には、
回路（ＦＯＲ）１２’の出力■′ｐはノ１イ論理レベル
（以抄Ｈレベル）をと９、ま友、Ｅ′ｌよりも低い場合
には■′ｐはロウ論理レベル（以後Ｌレベル）をとる。

このパワーオンリセット回路１２’の出力■′ｐは、上
述の各ナンドゲー）１４’−１〜１４’　−ｍお工ひ１
５’−１〜１５’　−ｍのそれぞれ−１の入力に供給さ
れている。

これらのナントゲートは前述のように電源Ｖ’ＣＣによ
夕駆動されているのでＶ’ＣＣが特定の電圧Ｂ／。

よシも低下すると論理素子としての機能が失なわれるが
、パワーオンリセット回路（ＰＯＲ）１２’のスレシホ
ールドＥ／ｌは、　Ｅ’りＥ’２になるように選ばれて
おり、これにより電源断等によシＶ’ＣＣの電圧低下が
起ると、各ナントゲートの論理素子としての機能が失な
われる前に、筐ずこれらのゲートの−１の入力にＬレベ
ルが加わｐｌこれらすべてのゲートｔ−０ＦＦするよう
に構成されている。

さて、この順序制御装置１′の電源Ｖ’ＣＣが正常の場
合におけるこの従来例の動作は下記の通りでめる０ テバイス２′−１に対する制ａｔ″例にとって説明゛　
する。他のテバイスに対する制御も全く同様である。

ナントゲート１４’　−１お工び１５’−１の制御入力
ＰＯＮ’、およびＰＯＦＦ’１は通常はＬレベルに保几
れている。

今テバイス２′−１の電源がＯＦＦの状態のとき、この
電源ｔ−ＯＮにするには、制御入力ＰＯＷｓ　ｔ４？４
時間幅だけＨレベルにする。この結果ナントゲート１４
’−１の出力はＬレベルになり、リレーコイルＯＮｔに
電流が流れて対応する接点０１１１　ｍ−メークする。

すると、制御電源ｖｄ′１、コイルＲ１１’ｌ　、接点
Ｏｎｌ、接点ｏｆｆｘｔ”介して電流が流れ、接点ｒＡ
”ｔをメークする。

こうしてテバイス２′−１に対する１！源の投入が行な
われるが、いったん接点ｒｌ’ｔがメークされると、制
御電源ｖ′ｄＩ、コイＡＩ　ＲＬ’１　、接点ｒｌ’ｔ
、接点ｏｆｆｌｉ介する電流ループが形成され、このル
ーズを介してリレー肚′１　＋　ｒＪ’１のメーク状態
を自己保持するための自己保持電流が流れる几め、制御
入力ＰＯＮ’、が再び通常のＬレベルに戻って接点Ｏｎ
１′をブレークしても、テバイス２′−１の電念投入状
態はそのまま保持される。

次にこうして投入され次テバイス２′−１の電源ｔ−０
ＦＦするには、ナンドゲー）１５’−１の制御人力Ｐ　
０ＦＦｔ　を特定の時間幅だけＨレベルにする。この結
果、コイル０ＦＩＩ’ｌに電流が流れ、ブレーク切点ｏ
ｆｆｌ　　’にブレークし、前述のコイル魅′１に対す
る自己保持電流のループを開いてしまうので、コイル肚
′１に流れる電流が断となｐ１メーク接点ｒｌ’１が機
械的にブレークし、チー（イス２′−１の電源ＯＦＦが
行なわれる。こうしていったん、接点ｒｌｔがブレーク
してしまうと、制御人力Ｐ　０Ｆ１１”ｌが再び通常の
Ｌレベルに戻り、接点ｏｆｆ１がメークしても、も早や
コイルＲＬ’、　’２含む前述の電流ループは形成され
ずテバイス２′−１の電源ＯＦｋ’の状態扛その１筐保
持される。

このエラに順序制御装置１′のｔ源Ｖ’ＣＣが正常の場
合には、制御人力Ｐ　ＯＮ’、およびＰ　０ＦＩＩ″’
１に％定時間幅だけＨレベルにすることによって、テバ
イス２′−１の電源０Ｎ１０ＦＦ　ｔ−自由に制御する
ことができる。

次に順序制御襞ｋｌ’の電源Ｖ’ｃｃが正常状態からＯ
ＦＦ状態にうつる場合には以下の工うに動作する。

電源Ｖ’ＣＣの電圧が正常値からＯＲ落ちるｉ＆程にお
いて、前述のパワーオンリセット回路（ＰＯＲ）　１２
’のスレシホールド値Ｅ’ｌ　！りも低下すると、回路
（ＰＯＲ）１２’　Ｉｔｓ、’ｆｍ述ｏ　ようＫ、ソｏ
ｔｂ力ｖ’ｐｔ直ちにＬレベルに落とす。この結果、ナ
ノトゲ−）　１４’−１、１５’−１はともにその出力
がＨレベル伸に保次れつつ電源電圧Ｖ’ＣＣが低下し遂
にはこれらの論理ゲートが論理素子としての動作ができ
なくなる電圧値Ｅ′２以下に低下する。

この結果、上述の電源Ｖ’ＣＣの低下過程においては、
コイルＯＮｔおよｑコイルＯＦＦ、のいずれにも、それ
ぞれの接点Ｏｎｌお工びｏｆｆｌの状態全変化させる電
流は流れない九め、テバイス２′−１の電源の０Ｎ１０
ＦＦの状態は電源Ｖ’ＣＣが正常状態のときと全く同じ
に保持される。これはテバイス２′−１ばかりでなく、
他のすべてのテバイスも全く同様に動作することは明ら
かである。

なお、この従来例における電源電圧Ｖ’ｃｃ　Ｉパワー
オンリセット回路（ＦＯＲ）１２′の出力電圧Ｖ／ｐ。

各リレーの接点Ｏｎｌ　、　ｏｆｆｌ　、およびｒ　Ｉ
’１の岬作をタイムチャートとして第６図お工び＠７図
に示す。

ｔ４６図は、電源Ｖ’ｃｃ　ｋ　１に初のＯＦＦ状態か
らＯＮして正常値としｓ　ｖ’ｃｃの正常値においてテ
ノくイス２′−１の電源投入を行い、テバイス２′−１
の電源投入状態の１１　ｖ′ｃｃ　ｋ　ＯＦＦ　Ｌ次場
合金示し下いる。

ま７ｔｌ！７図な、Ｖ’ｃｃ　ｔ−ＯＮにしてテバイス
２′−１の電源投入上行ない、次にテバイス２′−１の
電源切Ｆｒｔ−行なっ几後にＶ’ｃｃｔ−ＯＦＦ　Ｌ次
場合を示している。

これらのタイムチャートＬシ明らかなように、テバイス
の電源の０Ｎ１０ＦＦの状態は、順序制御装置１′の電
源Ｖ’ＣＣの０１”４１０ＦＦによっては全く影ｓｒ受
けないようになっている。

このように従来技術においては、各テバイス（対してそ
れぞれ２個ずつのリレーｔ−順序制御装置１′中に用意
し、これによりてそのテバイスに対する電源の投入／切
断を制御しかつ順序制御！！ｅｌｌｃ　１’自身に電源
断が起ってもそのテバイスの電源の投入／切断の状態が
その１筐保持される工うにするという目的を達成してい
る。

しかし、このようなリレーを用いることは、前述の１う
に、テバイスの数が多くなると、リレーの実装スペース
お↓ぴ価格の面でティメリットが顕著になる。

さて次に、以上の欠点を除去する本発明について説明す
る。

第１図は本発明の一笑施例七示すブロック図でｂる０ この実施例は、順序制御装置１、ｍ個のテバイス２−１
〜２−ｍｔ−含んでいる。

さらにこの順序制御襞１ｔｌは、８ＣＲ，回路１１、パ
ワーオンリセット回路（ＦＯＲ）１２、インバータ１３
、お工び前述のｍ個の各テバイス２−１〜２−ｍに対応
して、それぞれナントゲート１４−１〜ｌ　４−ｍ　。

アンドグー）１５−１〜１５−ｍおよび同じく各テバイ
ス２−１〜２−ｍに対応してダイオード１６−１〜１６
−ｍｔ−含んでいる。これらの各ゲートはオープンコレ
クタ型のゲートを用い、Ｌレベルに対するワイヤードＯ
Ｒ動作を許すようにしている。

また、各テバイス子−１〜２−ｍは前述した従来例と全
く同様に、それぞれに対する制御電源Ｖｄｌ〜ｖｄｎ１
？！−有し、これらの制御電源上用いて各テバイスの供
給電源紮投入／切断するためのリレーＲＬ、　。

ｒ　１１　％ＲＩ相ｓ”１ｍを有していて、テバイス側
の構成は、前述の従来例と全く同じである。

さて、８０Ｒ回路１１の詳細を第２図に示す。

この８ＣＲ，回路１１は、互いに相補的の特性を有する
ＰＮＰ型のトランジスタＱ、とＮＰＮ型のトランジスタ
Ｑ２と全周いて、基本的にはＱｌのコレクタｔ−Ｑ２の
ベースに、ｌだＱ２のコレクタをＱｔのベースに接続し
て８０Ｒ，特性ｔもたせるようにした回路である。さら
にトランジスタＱ１とＱ２とのコレクタ電流ｔバランス
させる丸めに必要に応じて抵抗Ｒ１および几２が挿入さ
れ、またトランジスタＱｚがＯＦＦの状態のとき、ソＣ
）’）　−り１を流にＬりてトランジスタＱ】がＯＮす
るのを防止する九め抵抗Ｒａが挿入され、トランジスタ
Ｑ２がＯＦＦのときには、トランジスタＱ１のエミッタ
、ベース間の電位差ｔ−ｏ付近にしてトランジスタＱｌ
−もＯＦＢ’状態に保つ工うにしている。

このｂｃ九回路１１は入力電圧Ｖｉが特定のスレシホー
ルド値ＢｓＬりも低いときには、トランジスタＱ１およ
びトランジスタＱ２がともにＯＦＦ状態になるため、供
給電圧■３とアース間には電流が流れない。入力電圧Ｖ
ｉがこのスレシホールドＥ３を越えて高くなると、トラ
ンジスタＱ１お工びＱ２が同時に導通状態となり、　Ｖ
ｓとアース間を低インピーダンスでシ盲−トする。これ
とともに、■３とＶｉ間をも低インピーダンスで接続し
Ｖｉの電位ｔＶＳの電位に近ずける。

このＶｓとアース間の低インピーダンスによるシ璽−ト
作用はいり次ん８ＣＲ回路１１がＯＮすると、Ｖｓとし
て前述のスレンホールド８３以上の電圧があれば取立す
る０ さて次にパワーオンリセット回路（ＦＯＲ）１２１と全
く同様な回路であり、電Ｓ電圧ＶＣＣが特定のスレシホ
ールド値Ｂ１よりも高い場合にはその出力ＶｐとしてＨ
レベルを出力し、電源電圧ＶＣＣがこのスレシホールド
値ｆ３１工５％低くなると、その出力ｖｐとしてＬレベ
ルを出力するようにしたスレシホールド回路で６る。

とのスレシホールド値Ｅ１は上述の８Ｕｆｔ、回路１１
のスレシホールド値Ｅ３に対してＥｔ）Ｈａになるよう
に設定され、後述するように、頭圧制御装置ｌの電ｍｃ
Ｖｃｃの断が生じた場合に、電圧ＶＣＣが降下してゆく
過程に幹いて、ｖｃｃがｆ９ｃＲ９ＣＲ１のスレシホー
ルド値８３以下に低下する前に（つまジＳＣ几回路１１
が前述のように機能できる電圧範囲にめるときに）、１
ずパワーオンリセット回路１２のスレシホールド値Ｅｔ
ｙ＠、ることにエフその出力ｖｐｔ″強制的にＬレベル
に落丁工うにしている。

さらにまた、本冥施例で用いられている論理素子として
ナントゲート１４−１〜１４−ｍ、アンドゲート１５−
１〜１５−ｍおよびインバータ１３があるが、これらは
すべて電源電圧Ｖｃｃ　を用いて部製されているのでＶ
ＣＣがめる程度以下の電圧に低下するとこれらは論理素
子としての機能を失なうことになる。このＶＣＣのスレ
シホールド電圧Ｅ２とすると、・７ｍ述の各スレシホー
ルド値はＢ１）Ｅ、ｘ〉Ｅｓになるように設定されてい
る。

嘔て最初に、順序制御［２１ｍ：１のｔ源電圧ＶＣＣが
正常状態にある場合の動作について説明する。

上述し次ように、ｖｃｃが正常状態にるる場合には、パ
ワーオンリセット回路（ＦＯＲ）１２の出力■ｐは、Ｈ
レベルに保たれている。これがインバータ１３を介して
ＬレベルＪｒｌ！！号となり８ＣＲ回路１１の入力とし
て供給され、このために入力Ｖｉは、８ＣＲ回路１１の
スレシホールド値Ｅ３以下に保危れている。従って電源
電圧ＶＣＣの正常状態においては８０Ｒ回路１１は完全
にＯＦｋ’状態にあり−Ｖｓとアース間の接続が冥質的
に開いてし１うために、順序制御装置１の動作には何の
影響も与えない。

また、パワーオンリセット回路（ＰＯＲＩ）１２の、Ｈ
レベルに保九れている出力■ｐは、各ナントゲート１４
−１〜１４−ｍおよびアンドゲート１５−１に１５−ｍ
のそれぞれの−７の入力として供給され、これらのゲー
トの他方の入力をその１′！通過させる′状態に保りて
いる。

さて、各テバイス２−１〜２−ｍに対応する各ナントゲ
ート１４−１〜１４−ｍの制御人力ＰＯへ、〜ＰＯＮｍ
および各アンドゲート１５−１〜１５−ｍの制御入力Ｐ
　ＯＦＦ、　−Ｐ　ＯＦｋ石は、通常状態においてはす
べてＬレベルに保たれている。この結果、各ナントゲー
ト１４−１〜１４−ｍの出力はＨレベルに、１７？、各
アントゲ−）　１５−１〜１５−ｍの出力＃：ＣＬレベ
ルに保たれている。

例えば、電源ＯＦＦの状態にあるテバイス２−１に対す
るｔ源投入は以下のように行なわれる。

すなわち、テバイス２−１に対応するナンドゲ−）１４
−１の制御入力ＰＯＮ１ｉ特定の時間幅だけＨレベルに
すると、このナントゲート１４−１の出力がＬレベルに
落ちる結果、テバイス２−１のリレーコイルＲＬｌに充
分なｔｆＬが流れ、対応するメーク接点ｒｌｔ　ｋメー
クし、これにＬつてテバイス２−１の電源投入が行なわ
れる。これと共に接点ｒｌｌが閉じる結果、制御１１＊
ＶｄｔのＨ側から、コイルＩ（Ｌｌ、接点〜ｒ１１に介
してアンドゲート１４−１のＬレベル出力にｔ流バスが
生じ、これによってリレーＩ（Ｊ−＋１　ｔ　ｒｌｌ　
ｕメーク状態で自己保持され、テバイス２−１の電源投
入状態が保皮れる。

次にこの状態でテバイス２−１の電源１ｌ−ＯＦＦする
ためには、アンドゲート１５−１の制御入力ＰＯＦＦＩ
　ｔ−特定のｆ！？−前幅だけＨレベルとする。この結
果、アンドゲート１５−１の出力側はＨレベルとなり、
コイルＲＩＩ１１ｔ？流れてい友電流がカットオフされ
接点ｒ１１は機械的にブレークする。こうして接点ｒｌ
ｓがブレークすると、自己保持″！ＩＲがＯになるため
に、制御入力ＰＯＦＦ１が再びＬレベルに戻っても、接
点ｒ１１はブレーク状態に保持され、テバイス２−１は
電源ＯＦＦの状態に保すれる。

以上のように、順序制御装置１の電源ＶＣＣが正常の場
合には、制御入力ＰＯへ１１次はＰＯＦＦｌを特定の時
間幅だけＨレベルにすることｒｃ工って、テバイス２−
１の電源の投入１危は切断を自由に行なうことができる
。そしてこのようにしてテバイス２−１の電源の投入１
九は切断を行なっ九後、制御入力ＰＯＮ、およびＰ　０
ＦＦ１’ｉ　Ｌレベルに保持することによりてテバイス
２−１の電源の投入／切断の状態をそのま１保持するこ
とができる。

以上の動作は、テバイス２−１はかりでなく、他のすべ
てのテバイスに対しても対応する制御入力を用いて、互
に他と独立に自由に行なうことができる。各アンドゲー
ト１５−１〜１５−ｍの出力はそれぞれダイオード１６
−１〜１６−ｍｔ−介して整流合成され８０Ｒ回路１１
の出力側ｖ３に接続されている几め以上の動作において
相互に干渉し合わないことは明らかである。

さて次に、順序制御装置１目身の電源ＶｃｃＫｔ源断が
生じ友場合について説明する。

最初に、テバイス２−１の電源がＯＮの状態にあり、従
って接点ｒ１１がメークしておシ、制御電源Ｖｄｔ、コ
イル肚１、接点ｒｌｈおよびアンドゲート１５−１ｔ−
介して自己保持電流が流れている状態のとき電源ＶＣＣ
に電源１ｆが生じた場合につき説明する。

電源ＶＣＣが断になり、その電圧値が降下してゆくと、
その途中で最初にパワーオンリセット回路（ＰＯ）Ｌ）
１２のスレシホールドＥｔｉまス横切る。これが起ると
、前述のようにパワーオンリセット回路（ＦＯＲ）１２
は、その出力電圧ｖｐヲ直ちにＬレベルとする。前述の
ようにＥｌ＞Ｅ２に設定されているので、この時点では
、ナントゲート１４−１〜１４−ｆｆｌおよびアンドゲ
ート１５−１〜１５−ｍはまだ論理素子としての機能を
有しており、従って以後ＶＣＣが８２以下に低下する１
ではＰＯＮ、〜Ｐ　ＯＮｍおよびＰ　ＯＦＦ　、　〜Ｐ
　ＯＦＦｍの制御入力の影響ｔｆイセープルして、現在
の論理レベルｔそのｌま保持するように制御する。

一方バワーオンリセット回路（ＦＯＲ）１２の出力電圧
■ｐがＬレベルになると、この時点では１だ論理素子と
しての機能を保持してい−るインバータ１３は、その出
力をそれ１でのＬレベルかうＨレベル側に反転する。こ
の結果８ＣＲ１回路１２に対する入力Ｖｉは８ＣＲ回路
１２の前述のスレシホールド値Ｅ３Ｌり確実に高くなり
、８ＣＲ１回路１２は導通状態となり、出力■ｓとアー
ス間食低インピーダンスで接続する。この結果、テバイ
ス１の制御電源ｖｄ１．リレーコイルＲＬｌ、接点’１
１＊ダイオード１６−１および８ＣＲ回路１１が直列に
接続され次電流ループが形成され、それまでの、を源ｖ
ｄｌ、コイルＲＪｉ１　、接点ｒｉｌｌおよびアンドゲ
ート１５−１により形成きれていた自己保持電流ループ
は、こうして新らしく形成された自己保持電流ループに
引き継がれる。しか％、Ｅｘ＞Ｂｚに設定されているた
めに、デンドゲー）１５−１がその機能を失う前に、そ
れ鷹でアンドゲート１５−ＩＫよって保持されてい友自
己保持電流金流丁次めの、接点ｒｌ＋の帰線１０００−
１とアース間の尋通扛、ダイオード１６−１と導通状態
となっ２　ｓ　ｃ　ｉｔ回路１１によって、引き継ぎ過
程で保持電流が切断ちれることなく確実に引き継がれる
。この結果、テバイス２−１の電源投入の状態はＶＣＣ
がＯになっても確実に保持される。

なお、■ｃｃが０になっても、８ＣＲ回路１１に対する
電源線テパイス２−１の制御電源Ｖｄｔからダイオード
１６−１ｔ″介して供給され、これに工って８ＣＲ回路
１１は導通状８ｔ″維持できる。

以上ハチバイス２−１について説明し九ものであるが、
他のテバイスについても全く同様で６９、［飢電源投入
状態の複数のテバイスが７ステム中に存在する場合でも
、これら各テバイスの電源投入の状態がＶＣＣのＯＦＦ
に対して保持されることも明らかであろう 次にテバイス２−１の電源が切断式れている状態、つま
り　ｒｌｔがブレイクしていて、コイルＲＩＬ１に電流
が流れていない状態において、電源ＶＣＣが断になっｔ
場合について説明する。

電源ＶＣＣがＯＦＦとなり、その電圧がＨｓを越えて低
下すると、前述の工うに、パワーオンリセット回路（Ｆ
ＯＲ）１２０出力ｖｐがＬレベルになり、この結果、ナ
ンドゲー）１４−１は、制御入力ＰＯＮ１０制御機能を
ティセープルされ、その出力はこの論理素子がそのＳ朝
ｔ−有する間はそれ以前からのハイレベルの状態（出力
インピーダンスの比較的高い状態］に保持され、これは
さらにＶＣＣの電圧が下ってナントゲート１４−１が論
理素子としての機能を失う工うになっても出力インピー
ダンスの　゛高い状態はそのまま保持される。このため
、■ｃｃが正常状態からＯに低下する途中のいずれの点
においても、接点ｒ＃ｘ　ｔ−メークする電流がコイル
几Ｌ１に流れることはない。この結果テバイス２−１の
電源の切断状態はその１ま保持される。

以上は、テバイス２−１について説明し友ものであるが
、他のテバイスについても全く同様であり、また電源切
断状態の複数のテバイスが存在する場合にも、を源■ｃ
ｃの断に対し−てこれら各テバイスの電源切断の状態が
、＆持されることも明らかである。

なお第３図および第４図に、■ｃｃ、■ｐ、ナントゲー
ト１４−１．アンドゲート１５−１，８ＣＲ，回路１１
およびリレーｒｌｈの状態の変化をタイムチャートとし
て示す。

第３図は、最初にｖｃｃｔＯＮとし、ＶＣＣが正常電圧
になっ友後、テバイス２−１の電源上投入し、テバイス
２−１の電源が投入された状態の貰１、ＶＣＣ２ＯＦＦ
　Ｌ　ｆｔときの変化七本すタイムチャートであり、１
７’（第４図は、上述のＬうにしてＶＣＣが正常状態に
なり、テバイス２−１の電源を投入し友後、さらにＶＣ
Ｃの正常状態においてテバイス２−１の電源全切断し、
テバイス２−１の電源が切断状態の１　’Ｅ　ｖｃｃ金
〇ＦＦ　（、たときの変化を示すタイムチャートである
。

これらのタイムチャートよ！＋、’！１ＪｌｔＶｃ。の
ＯＦＦに対してテバイス２−１の電源の投入／切断の状
態は％化なく保持されることが分る。

なお、これらのタイムチャートにおいては、ナントゲー
ト１４−１、およびアンドゲート１５−１に、その出力
がＨレベルで、アースとの間のインピーダンスが高い状
態＠　ＯＦＩ”で表わし、その出力がＬレベルでアース
とインピーダンスが低い状１！！！ｔ−ＯＮで表わして
いる。また８（：Ｒ１回路１１のＯｆ’ＩＥＮＡＢＩＪ
の状態は、１９ｅＲ回路１１の出力ｖｓに必要な電圧が
加わればＯＮできる状態でろることを表わしている。

これらの第３図および第４図は、テバイス２−１に対す
る電源の投入／切断について示したものであるが、他の
テバイスに対しても全く同様になることは明らかである
。

このように本実施例は、自己のｗ勇断に対して、自己の
制御する各テバイスの電源の投入／切断の状態ｔその１
１保持することかできる。

なお、以上は本発明の一実施例を示したもので、本発明
は以上の実施例に限定されるものではない。

〔発明の効果〕

以上述べたように本発明によると、自己の電源断に対し
て、自己の制御する各テバイスの電源の投入／切断の状
態をその１１保持できる順序制御装置全リレー音用いる
ことなく構成できる。しかも本発明のｉ７！ｅＴＩｔは
、従来例に比して各テバイスに対して設けられた２個の
リレーのかわりに各１個のダイオードと、テバイス数に
関係なく設けられ次１個のＭＣｋＬ回路だけですむので
、実装不ペースが小さく原価が安くなるという優れ九点
が、テバイスの数が増すにつれて増々顕著になるという
特徴がるる。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図に
この実施例で用いる８ＣＢ回路の回路例示す図、第３図
および第４図は本実施例の動作ｔＲ９１Ｂ）４するため
のタイムチャート、第５−は従来例を説明するためのブ
ロック図、第６図および第７図は従来例の動作を説明す
る之めのタイムチャートである〇 図において、１・・・順序制御装置、２−１〜２−ｍ・
・・テバイス、１１・・・８ＣＲ回路、１２・・・パワ
ーオンリセット回路（ＰＯ几ン、１３・・・インバータ
、１４−１〜１４−ｍ・・・ナントゲート、１５−１〜
１５−ｍ・・・アンドゲート、１６−１〜１６．−ｆｆ
ｌ・・・ダイオード、ＲＬｈ１１ｔ〜ＲＬｍ＊　ｒｌｒ
ｒｖ・・リレー、Ｖｄｔ　〜Ｖｄｍ−制御電源。 ７・；″−゛パ ・、−ｍ；・ 第Ｚ図 ５つ）゛イス１ど−／ｆＥシ〒−り＾ノ第５図 果６図

Claims (1)

1. 【特許請求の範囲】 それぞれが自己の電源の投入／切断を行なうためのリレ
   ーを有する複数のテバイスを前記リレーを介して該リレ
   ーを含むテバイスの電源の投入／切断の順序を制御する
   順序制御装置において、前記各リレーのメーク状態を自
   己保持するための自己保持電流を、 該リレーを含むテバイスに対する制御電源に直列に接続
   された、該リレーのコイルと、該コイルに対応するメー
   ク型接点と、各テバイスの前記自己保持電流を整流合成
   するためのダイオードと、前記順序制御装置に含まれる
   パワーオンリセット回路の出力によりその導通のオンオ
   フが制御され前記整流合成された自己保持電流を導通で
   きるようにしたＰＮＰ型トランジスタとＮＰＮ型トラン
   ジスタとで構成されるＳＣＲ回路と を介して得られるようにしたことを特徴とする順序制御
   装置。