JPH0337207B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は順序制御装置、とくにコンピユータシ
ステムの電源を投入する場合および電源を切断す
る場合においてこのコンピユータシステムを構成
する各周辺装置（以後テバイス）の電源投入また
は電源切断の順序を制御するための順序制御装置
に関するものである。

〔従来の技術〕 一般にコンピユータシステムにおいては、電源
投入に当つてシステムを構成するすべてのテバイ
スに同時に電源を投入すると過大な突入電流が生
じて供給電源側に悪影響を与えるので、これを防
ぎ、さらにまた、システムの安定な立ち上りおよ
び誤動作を伴なわない切断が行なわれるようにす
るために、順序制御装置をシステム中に設け、シ
ステム中の各テバイスに対する電源の投入／切断
をこの順序制御装置で行なえるようにしている。

しかして、このような順序制御装置自身の電源
が事故等によりOFFになつた場合にも、運用中
のシステムにできる限り影響を与えないようにす
るために、順序制御装置自身の電源OFFに対し
ては以下のように制御される必要がある。

すなわち、順序制御装置の電源OFFが起る前
のシステム中の各テバイスに対する電源投入／切
断の状態を順序制御装置自身の電源OFFが起つ
てもそのまま保持するように制御される必要があ
る。

このような制御を行なうために従来は、後に詳
述するように、順序制御装置に設けたリレーのブ
レーク接点（コイル電流が流れるとブレーク（オ
フ）し、コイル電流がなくなると機械的にメーク
（オン）する接点）を利用して、テバイス側電源
を投入／切断するスイツチとなるリレーを投入状
態に保持しておく自己保持電流を流すための電流
ループを形成し、これによつて順序制御装置に電
源OFFが起つても、投入されているテバイスの
電源はそのまま投入状態が保持されるようにして
いる。

〔発明が解決しようとする問題点〕

しかしながらこの方法では、後述するように、
テバイス当り少なくとも２個の制御用リレーが必
要となり、このためシステム中のテバイスの数の
２倍のリレーが必要となる。

一般にリレーは、ICやLSIに比してその機能の
割合いに形状が大きく、また値段が高いため、シ
ステム中のテバイスの数が増すにつれ、リレーの
実装スペースと価格の面でそのテイメリツトが顕
著に現われるようになる。

一方このようなリレーの作用を、論理ゲートを
用いて実現しようとしても、リレーは、電源
OFFに対して特定の接続状態を機械的に保持す
る機能を有しているのに対して、論理ゲートは電
源OFFによりその機能が失なわれてしまうため
に、論理ゲートを用いてリレーのこのような保持
作用を代行させることは容易ではない。

本発明の目的は、このような問題を解決し、順
序制御装置自身の電源OFFに対して、各テバイ
スに対する電源の投入／切断状態に保持できる、
リレーを用いない順序制御装置を提供することに
ある。

〔問題点を解決するための手段〕

本発明の装置は、それぞれが自己の電源の投
入／切断を行なうためのリレーを有する複数のテ
バイスを前記リレーを介して該リレーを含むテバ
イスの電源の投入／切断の順序を制御する順序制
御装置において、前記各リレーのメーク状態を自
己保持するための自己保持電流を、該リレーを含
むテバイスに対する制御電源に直列に接続され
た、該リレーのコイルと、該コイルに対応するメ
ーク型接点と、各テバイスの前記自己保持電流を
整流合成するためのダイオードと、前記順序制御
装置に含まれるパワーオンリセツト回路の出力に
よりその導通のオンオフが制御され前記整流合成
された自己保持電流を導通できるようにした
PNP型トランジスタとNPN型トランジスタとで
構成されるSCR回路とを介して得られるように
している。

〔実施例〕

次に、本発明について図面を参照して説明す
る。理解を容易にするために最初従来例について
説明する。

第５図は従来例を説明するためのブロツク図で
ある。この従来例は、順序制御装置１′と、ｍ個
のテバイス２′−１〜２′−ｍを含むシステムであ
る。

例えばテバイス２′−１は、自己に対する制御
電源V_d′₁を有しており、またこの制御電源V_d′₁を
用いてテバイス２′−１の供給電源のON（投入）
およびOFF（切断）を実行するためのリレー
RL′₁，r_l′₁を有している。リレー接点r_l′₁はメーク
型の接点で、リレーコイルRL′₁に（特定値以上
の）電流が流れると対応するリレー接点r_l′₁をメ
ーク（ON）し、リレーコイルRL′₁に（特定値以
上の）電流が流れなくなると対応する接点r_l′₁は
機械的にブレイク（OFF）される。そしてテバ
イス２′−１の供給電源（図示せず）に対する
ON／OFFはリレーコイルRL′₁に流れる電流によ
り接点r_l′₁と全く同様にメーク／ブレークが制御
される別の接点（図示せず）により行なわれる。
例えばリレーコイルRL′₁に電流が流れると接点
r_l′₁はメークし、同時にr_l′₁と同じ動作をする別の
電源ON OFF用のリレー接点によりテバイス
２′−１はその供給電源に対してONされる。ま
たコイルRL′₁に電流が流れなくなると接点r_l′₁は
機械的にOFFし、同時にr_l′₁と同じ動作をするこ
の電源ON OFF用のリレー接点によりテバイス
２−１は供給電源からOFFされる。

テバイス２′−１以外の他のすべてのテバイス
も以上と全く同じ構成になつている。

これに対して順序制御装置１′には、各テバイ
ス２′−１〜２′−ｍに対応して、それぞれ２個ず
つのテバイス電源投入／切断制御用のリレーが設
けられている。

例えばテバイス２′−１に対しては、テバイス
２′−１の電源投入を始動するメーク型リレー
ON₁，on₁とテバイス２′−１の電源切断を始動
するブレーク型リレーOFF₁，off₁とが設けられ
ている。そしてこれ等各リレーコイルON₁，
OFF₁の一方の端には、順序制御装置１′の電源電
圧V′_ccが接続され、他の端には、それぞれナンド
ゲート１４′−１および１５′−１の出力が接続さ
れている。これら各ナンドゲート１４′−１およ
び１５′−１は同様に順序制御装置１′の電源V′_cc
により駆動されている。

これらのリレーおよびナンドゲートの構成は他
のテバイスに対しても全く同様である。

さらに順序制御装置１′の中には、パワーオン
リセツト回路（POR）１２′が設けられている。
このパワーオンリセツト回路（POR）１２′は、
電源V′_ccが特定のスレシホールド電圧E′₁よりも
高い場合には、回路（POR）１２′の出力V′_pは
ハイ論理レベル（以後Ｈレベル）をとり、また、
E′₁よりも低い場合にはV′_pはロウ論理レベル（以
後Ｌレベル）をとる。

このパワーオンリセツト回路１２′の出力V′_p
は、上述の各ナンドゲート１４′−１〜１４′−ｍ
および１５′−１〜１５′−ｍのそれぞれ一方の入
力に供給されている。

これらのナンドゲートは前述のように電源V′_cc
により駆動されているのでV′_ccが特定の電圧E′₂
よりも低下すると論理素子としての機能が失なわ
れるが、パワーオンリセツト回路（POR）１
２′のスレシホールドE′₁は、E′₁＞E′₂になるよう
に選ばれており、これにより電源断等によりV′_cc
の電圧低下が起ると、各ナンドゲートの論理素子
としての機能が失なわれる前に、まずこれらのゲ
ートの一方の入力にＬレベルが加わり、これらす
べてのゲートをOFFするように構成されている。

さて、この順序制御装置１′の電源V′_ccが正常
の場合におけるこの従来例の動作は下記の通りで
ある。

テバイス２′−１に対する制御を例にとつて説
明する。他のテバイスに対する制御も全く同様で
ある。

ナンドゲート１４′−１および１５′−１の制御
入力PON′₁およびPOFF′₁は通常はＬレベルに保
たれている。

今テバイス２′−１の電源がOFFの状態のと
き、この電源をONにするには、制御入力PON′₁
を特定時間幅だけＨレベルにする。この結果ナン
ドゲート１４′−１の出力はＬレベルになり、リ
レーコイルON₁に電流が流れて対応する接点on₁
をメークする。すると、制御電源V_d′₁、コイル
RL′₁、接点on₁、接点off₁を介して電流が流れ、
接点r_l′₁をメークする。

こうしてテバイス２′−１に対する電源の投入
が行なわれるが、いつたん接点r_l′₁がメークされ
ると、制御電源V′_d1、コイルRL′₁、接点r_l′₁、接
点off₁を介する電流ループが形成され、このルー
プを介してリレーRL′₁，r_l′₁のメーク状態を自己
保持するための自己保持電流が流れるため、制御
入力PON′₁が再び通常のＬレベルに戻つて接点
on₁をブレークしても、テバイス２′−１の電源投
入状態はそのまま保持される。

次にこうして投入されたテバイス２′−１の電
源をOFFするには、ナンドゲート１５′−１の制
御入力POFF₁を特定の時間幅だ拾けＨレベルに
する。この結果、コイルOFF₁に電流が流れ、ブ
レーク切点off₁をブレークし、前述のコイルRL′₁
に対する自己保持電流のループを開いてしまうの
で、コイルRL′₁に流れる電流が断となり、メー
ク接点r_l′₁が機械的にブレークし、テバイス２′−
１の電源OFFが行なわれる。こうしていつたん、
接点r_l′₁がブレークしてしまうと、制御入力
POFF′₁が再び通常のＬレベルに戻り、接点off₁
がメークしても、も早やコイルRL′₁を含む前述
の電流ループは形成されずテバイス２′−１の電
源OFFの状態はそのまま保持される。

このように順序制御装置１′の電源V′_ccが正常
の場合には、制御入力PON′₁およびPOFF′₁を特
定時間幅だけＨレベルにすることによつて、テバ
イス２′−１の電源ON／OFFを自由に制御する
ことができる。

次に順序制御装置１′の電源V′_ccが正常状態か
らOFF状態にうつる場合には以下のように動作
する。

電源V′_ccの電圧が正常値から０に落ちる過程に
おいて、前述のパワーオンリセツト回路（POR）
１２′のスレシホールド値E′₁よりも低下すると、
回路（POR）１２′は、前述のように、その出力
V′_pを直ちにＬレベルに落とす。この結果、ナン
ドゲート１４′−１，１５′−１はともにその出力
がＨレベル側に保たれつつ電源電圧V′_ccが低下し
遂にはこれらの論理ゲートが論理素子としての動
作ができなくなる電圧値E′₂以下に低下する。

この結果、上述の電源V′_ccの低下過程において
は、コイルON₁およびコイルOFF₁のいずれに
も、それぞれの接点on₁およびoff₁の状態を変化
させる電流は流れないため、テバイス２′−１の
電源のON／OFFの状態は電源V′_ccが正常状態の
ときと全く同じに保持される。これはテバイス
２′−１ばかりでなく、他のすべてのテバイスも
全く同様に動作することは明らかである。

なお、この従来例における電源電圧V′_cc、パワ
ーオンリセツト回路（POR）１２′の出力電圧
V′_p、各リレーの接点on₁，off₁、およびr_l′₁の動作
をタイムチヤートとして第６図および第７図に示
す。

第６図は、電源V′_ccを最初のOFF状態からON
して正常値とし、V′_ccの正常値においてテバイス
２′−１の電源投入を行い、テバイス２′−１の電
源投入状態のままV′_ccをOFFした場合を示してい
る。

また第７図は、V′_ccをONにしてテバイス２′−
１の電源投入を行ない、次にテバイス２′−１の
電源切断を行なつた後にV′_ccをOFFした場合を示
している。

これらのタイムチヤートより明らかなように、
テバイスの電源のON／OFFの状態は、順序制御
装置１′の電源V′_ccのON／OFFによつては全く影
響を受けないようになつている。

このように従来技術においては、各テバイスに
対してそれぞれ２個ずつのリレーを順序制御装置
１′中に用意し、これによつてそのテバイスに対
する電源の投入／切断を制御しかつ順序制御装置
１′自身に電源断が起つてもそのテバイスの電源
の投入／切断の状態がそのまま保持されるように
するという目的を達成している。

しかし、このようなリレーを用いることは、前
述のように、テバイスの数が多くなると、リレー
の実装スペースおよび価格の面でデイメリツトが
顕著になる。

さて次に、以上の欠点を除去する本発明につい
て説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。

この実施例は、順序制御装置１、ｍ個のテバイ
ス２−１〜２−ｍを含んでいる。

さらにこの順序制御装置１は、SCR回路１１、
パワーオンリセツト回路（POR）１２、インバ
ータ１３、および前述のｍ個の各テバイス２−１
〜２−ｍに対応して、それぞれナンドゲート１４
−１〜１４−ｍ、アンドゲート１５−１〜１５−
ｍおよび同じく各テバイス２−１〜２−ｍに対応
してダイオード１６−１〜１６−ｍを含んでい
る。これらの各ゲートはオープンコレクタ型のゲ
ートを用い、Ｌレベルに対するワイヤードOR動
作を許すようにしている。

また、各テバイス２−１〜２−ｍは前述した従
来例と全く同様に、それぞれに対する制御電源
V_d1〜V_do1を有し、これらの制御電源を用いて各
テバイスの供給電源を投入／切断するためのリレ
ーRL₁，r_l1〜RL_n，rl_nを有していて、テバイス
側の構成は、前述の従来例と全く同じである。

さて、SCR回路１１の詳細を第２図に示す。
このSCR回路１１は、互いに相補的の特性を有
するPNP型のトランジスタQ₁とNPN型のトラン
ジスタQ₂とを用いて、基本的にはQ₁のコレクタ
をQ₂のベースに、またQ₂のコレクタをQ₁のベー
スに接続してSCR特性をもたせるようにした回
路である。さらにトランジスタQ₁とQ₂とのコレ
クタ電流をバランスさせるために必要に応じて抵
抗R₁およびR₂が挿入され、またトランジスタQ₂
がOFFの状態のとき、そのリーク電流によつて
トランジスタQ₁がONするのを防止するための抵
抗R₃が挿入され、トランジスタQ₂がOFFのとき
には、トランジスタQ₁のエミツタ、ベース間の
電位差を０付近にしてトランジスタQ₁をもOFF
状態に保つようにしている。

このSCR回路１１は入力電圧Viが特定のスレ
シホールド値E₃よりも低いときには、トランジ
スタQ₁およびトランジスタQ₂がともにOFF状態
になるため、供給電圧Vsとアース間には電流が
流れない。入力電圧ViがこのスレシホールドE₃
を越えて高くなると、トランジスタQ₁およびQ₂
が同時に導通状態となり、Vsとアース間を低イ
ンピーダンスでシヨートする。これとともに、
VsとVi間をも低インピーダンスで接続しViの電
位をVsの電位に近ずける。

このVsとアース間の低インピーダンスによる
シヨート作用はいつたんSCR回路１１がONする
と、Vsとして前述のスレシホールドE₃以上の電
圧があれば成立する。

さて次にパワーオンリセツト回路（POR）１
２′と全く同様な回路であり、電源電圧V_ccが特定
のスレシホールド値E₁よりも高い場合にはその
出力V_pとしてＨレベルを出力し、電源電圧V_ccが
このスレシホールド値E₁よりも低くなると、そ
の出力V_pとしてＬレベルを出力するようにした
スレシホールド回路である。

このスレシホールド値E₁は上述のSCR回路１
１のスレシホールド値E₃に対してE₁＞E₃になる
ように設定され、後述するように、順序制御装置
１の電源V_ccの断が生じた場合に、電圧V_ccが降下
してゆく過程において、V_ccがSCR回路１１のス
レシホールド値E₃以下に抵下する前に（つまり
SCR回路１１が前述のように機能できる電圧範
囲にあるときに）、まずパワーオンリセツト回路
１２のスレシホールド値E₁をきることによりそ
の出力V_pを強制的にＬレベルに落すようにして
いる。

さらにまた、本実施例で用いられている論理素
子としてナンドゲート１４−１〜１４−ｍ、アン
ドゲート１５−１〜１５−ｍおよびインバータ１
３があるが、これらはすべて電源電圧V_ccを用い
て駆動されているのでV_ccがある程度以下の電圧
に低下するとこれらは論理素子としての機能を失
なうことになる。このV_ccのスレシホールド電圧
E₂とすると、前述の各スレシホールド値はE₁＞
E₂＞E₃になるように設定されている。

さて最初に、順序制御装置１の電源電圧V_ccが
正常状態にある場合の動作について説明する。

上述したように、V_ccが正常状態にある場合に
は、パワーオンリセツト回路（POR）１２の出
力V_pは、Ｈレベルに保たれている。これがイン
バータ１３を介してＬレベル信号となりSCR回
路１１の入力として供給され、このために入力
Viは、SCR回路１１のスレシホールド値E₃以下
に保たれている。従つて電源電圧V_ccの正常状態
においてはSCR回路１１は完全にOFF状態にあ
り、Vsとアース間の接続が実質的に開いてしま
うために、順序制御装置１の動作には何の影響も
与えない。

また、パワーオンリセツト回路（POR）１２
の、Ｈレベルに保たれている出力V_pは、各ナン
ドゲート１４−１〜１４−ｍおよびアンドゲート
１５−１〜１５−ｍのそれぞれの一方の入力とし
て供給され、これらのゲートの他方の入力をその
まま通過させる状態に保つている。

さて、各テバイス２−１〜２−ｍに対応する各
ナンドゲート１４−１〜１４−ｍの制御入力
PON₁〜PON_nおよび各アンドゲート１５−１〜
１５−ｍの制御入力POFF₁〜POFF_nは、通常状
態においてはすべてＬレベルに保たれている。こ
の結果、各ナンドゲート１４−１〜１４−ｍの出
力はＨレベルに、また各アンドゲート１５−１〜
１５−ｍの出力はＬレベルに保たれている。

例えば、電源OFFの状態にあるテバイス２−
１に対する電源投入は以下のように行なわれる。

すなわち、テバイス２−１に対応するナンドゲ
ート１４−１の制御入力PON₁を特定の時間幅だ
けＨレベルにすると、このナンドゲート１４−１
の出力がＬレベルに落ちる結果、テバイス２−１
のリレーコイルRL₁に充分な電流が流れ、対応す
るメーク接点r_l1をメークし、これによつてテバイ
ス２−１の電源投入が行なわれる。これと共に接
点r_l1が閉じる結果、制御電源V_d1のＨ側から、コ
イルRL₁、接点r_l1を介してアンドゲート１４−１
のＬレベル出力に電流パスが生じ、これによつて
リレーRL₁，r_l1はメーク状態で自己保持され、テ
バイス２−１の電源投入状態が保たれる。

次にこの状態でテバイス２−１の電源をOFF
するためには、アンドゲート１５−１の制御入力
POFF₁を特定の時間幅だけＨレベルとする。こ
の結果、アンドゲート１５−１の出力側はＨレベ
ルとなり、コイルRL₁を流れていた電流がカツト
オフされ接点r_l1は機械的にブレークする。こうし
て接点r_l1がブレークすると、自己保持電流が０に
なるために、制御入力POFF₁が再びＬレベルに
戻つても、接点r_l1はブレーク状態に保持され、テ
バイス２−１は電源OFFの状態に保たれる。

以上のように、順序制御装置１の電源V_ccが正
常の場合には、制御入力PON₁またはPOFF₁を特
定の時間幅だけＨレベルにすることによつて、テ
バイス２−１の電源の投入または切断を自由に行
なうことができる。そしてこのようにしてテバイ
ス２−１の電源の投入または切断を行なつた後、
制御入力PON₁およびPOFF₁をＬレベルに保持す
ることによつてテバイス２−１の電源の投入／切
断の状態をそのまま保持することができる。

以上の動作は、テバイス２−１ばかりでなく、
他のすべてのテバイスに対しても対応する制御入
力を用いて、互に他と独立に自由に行なうことが
できる。各アンドゲート１５−１〜１５−ｍの出
力はそれぞれダイオード１６−１〜１６−ｍを介
して整流合成されSCR回路１１の出力側Vsに接
続されているため以上の動作において相互に干渉
し合わないことは明らかである。

さて次に、順序制御装置１自身の電源V_ccに電
源断が生じた場合について説明する。

最初に、テバイス２−１の電源がONの状態に
あり、従つて接点r_l1がメークしており、制御電源
V_d1、コイルRL₁、接点r_l1およびアンドゲート１
５−１を介して自己保持電流が流れている状態の
とき電源V_ccに電源断が生じた場合につき説明す
る。

電源V_ccが断になり、その電圧値が降下してゆ
くと、その途中で最初にパワーオンリセツト回路
（POR）１２のスレシホールドE₁をまず横切る。
これが起ると、前述のようにパワーオンリセツト
回路（POR）１２は、その出力電圧V_pを直ちに
Ｌレベルとする。前述のようにE₁＞E₂に設定さ
れているので、この時点では、ナンドゲート１４
−１〜１４−ｍおよびアンドゲート１５−１〜１
５−ｍはまた論理素子としての機能を有してお
り、従つて以後V_ccがE₂以下に低下するまでは
PON₁〜PON_nおよびPOFF₁〜POFF_nの制御入力
の影響をデイセーブルして、現在の論理レベルを
そのまま保持するように制御する。

一方パワーオンリセツト回路（POR）１２の
出力電圧V_pがＬレベルになると、この時点では
まだ論理素子としての機能を保持しているインバ
ータ１３は、その出力をそれまでのＬレベルから
Ｈレベル側に反転する。この結果SCR回路１２
に対する入力ViはSCR回路１２の前述のスレシ
ホールド値E₃より確実に高くなり、SCR回路１
２は導通状態となり、出力Vsとアース間を低イ
ンピーダンスで接続する。この結果、テバイス１
の制御電源V_d1、リレーコイルRL₁、接点r_l1、ダ
イオード１６−１およびSCR回路１１が直列に
接続された電流ループが形成され、それまでの、
電源V_d1、コイルRL₁、接点r_l1およびアンドゲー
ト１５−１により形成されていた自己保持電流ル
ープは、こうして新らしく形成された自己保持電
流ループに引き継がれる。しかもE₁＞E₂に設定
されているために、アンドゲート１５−１がその
機能を失う前に、それまでアンドゲート１５−１
によつて保持されていた自己保持電流を流すため
の、接点r_l1の帰線１０００−１とアース間の導通
は、ダイオード１６−１と導通状態となつた
SCR回路１１によつて、引き継ぎ過程で保持電
流が切断されることなく確実に引き継がれる。こ
の結果、テバイス２−１の電源投入の状態はV_cc
が０になつても確実に保持される。

なお、V_ccが０になつても、SCR回路１１に対
する電源はテバイス２−１の制御電源V_d1からダ
イオード１６−１を介して供給され、これによつ
てSCR回路１１は導通状態を維持できる。

以上はテバイス２−１について説明したもので
あるが、他のテバイスについても全く同様であ
り、また、電源投入状態の複数のテバイスがシス
テム中に存在する場合でも、これら各テバイスの
電源投入の状態がV_ccのOFFに対して保持される
ことも明らかである。

次にテバイス２−１の電源が切断されている状
態、つまりr_l1がブレイクしていて、コイルRL₁に
電流が流れていない状態において、電源V_ccが断
になつた場合について説明する。

電源V_ccがOFFとなり、その電圧がE₁を越えて
低下すると、前述のように、パワーオンリセツト
回路（POR）１２の出力V_pがＬレベルになり、
この結果、ナンドゲート１４−１は、制御入力
PON₁の制御機能をデイセーブルされ、その出力
はこの論理素子がその機能を有する間はそれ以前
からのハイレベルの状態（出力インピーダンスの
比較的高い状態）に保持され、これはさらにV_cc
の電圧が下つてナンドゲート１４−１が論理素子
としての機能を失うようになつても出力インピー
ダンスの高い状態はそのまま保持される。このた
め、V_ccが正常状態から０に低下する途中のいず
れの点においても、接点r_l1をメークする電流がコ
イルRL₁に流れることはない。この結果テバイス
２−１の電源の切断状態はそのまま保持される。

以上は、テバイス２−１について説明したもの
であるが、他のテバイスについても全く同様であ
り、また電源切断状態の複数のテバイスが存在す
る場合にも、電源V_ccの断に対してこれら各テバ
イスの電源切断の状態が保持されることも明らか
である。

なお第３図および第４図に、V_cc、V_p、ナンド
ゲート１４−１、アンドゲート１５−１、SCR
回路１１およびリレーr_l1の状態の変化をタイムチ
ヤートとして示す。

第３図は、最初にV_ccをONとし、V_ccが正常電
圧になつた後、テバイス２−１の電源を投入し、
テバイス２−１１の電源が投入された状態のま
ま、V_ccをOFFしたときの変化を示すタイムチヤ
ートであり、また第４図は、上述のようにして
V_ccが正常状態になり、テバイス２−１の電源を
投入した後、さらにV_ccの正常状態においてテバ
イス２−１の電源を切断し、テバイス２−１の電
源が切断状態のままV_ccをOFFしたときの変化を
示すタイムチヤートである。

これらのタイムチヤートより、電源V_ccのOFF
に対してテバイス２−１の電源の投入／切断の状
態は変化なく保持されることが分る。

なお、これらのタイムチヤートにおいては、ナ
ンドゲート１４−１、およびアンドゲート１５−
１は、その出力がＨレベルで、アースとの間のイ
ンピーダンスが高い状態をOFFで表わし、その
出力がＬレベルでアースとインピーダンスが低い
状態をONで表わしている。またSCR回路１１の
ONENABLEの状態は、SCR回路１１の出力Vs
に必要な電圧が加わればONできる状態であるこ
とを表わしている。

これら第３図および第４図は、テバイス２−１
に対する電源の投入／切断について示したもので
あるが、他のテバイスに対しても全く同様になる
ことは明らかである。

このように本実施例は、実己の電源断に対し
て、自己の制御する各テバイスの電源の投入／切
断の状態をそのまま保持することができる。

なお、以上は本発明の一実施例を示したもの
で、本発明は以上の実施例に限定されるものでは
ない。

〔発明の効果〕

以上述べたように本発明によると、自己の電源
断に対して、自己の制御する各テバイスの電源の
投入／切断の状態をそのまま保持できる順序制御
装置をリレーを用いることなく構成できる。しか
も本発明の装置は、従来例に比して各テバイスに
対して設けられた２個のリレーのかわりに各１個
のダイオードと、テバイス数に関係なく設けられ
た１個のSCR回路だけですむので、実装スペー
スが小さく原価が安くなるという優れた点が、テ
バイスの数を増すにつれて増々顕著になるという
特徴がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図はこの実施例で用いるSCR回路の回路例
示す図、第３図および第４図は本実施例の動作を
説明するためのタイムチヤート、第５図は従来例
を説明するためのブロツク図、第６図および第７
図は従来例の動作を説明するためのタイムチヤー
トである。 図において、１…順序制御装置、２−１〜２−
ｍ…テバイス、１１…SCR回路、１２…パワー
オンリセツト回路（POR）、１３…インバータ、
１４−１〜１４−ｍ…ナンドゲート、１５−１〜
１５−ｍ…アンドゲート、１６−１〜１６−ｍ…
ダイオード、RL₁，r_l1〜RL_n，r_ln…リレー、V_d1
〜V_dn…制御電源。

Claims (1)

1. 【特許請求の範囲】 １ それぞれが自己の電源の投入／切断を行なう
   ためのリレーを有する複数のテバイスを前記リレ
   ーを介して該リレーを含むテバイスの電源の投
   入／切断の順序を制御する順序制御装置におい
   て、 前記各リレーのメーク状態を自己保持するため
   の自己保持電流を、 該リレーを含むテバイスに対する制御電源に直
   列に接続された、該リレーのコイルと、該コイル
   に対応するメーク型接点と、各テバイスの前記自
   己保持電流を整流合成するためのダイオードと、
   前記順序制御装置に含まれるパワーオンリセツト
   回路の出力によりその導通のオンオフが制御され
   前記整流合成された自己保持電流を導通できるよ
   うにしたPNP型トランジスタとNPN型トランジ
   スタとで構成されるSCR回路と を介して得られるようにしたことを特徴とする順
   序制御装置。