JPS61128352A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS61128352A JPS61128352A JP25075484A JP25075484A JPS61128352A JP S61128352 A JPS61128352 A JP S61128352A JP 25075484 A JP25075484 A JP 25075484A JP 25075484 A JP25075484 A JP 25075484A JP S61128352 A JPS61128352 A JP S61128352A
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- memory
- data
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の情報処理ユニットが共通のデータバス
を介して結合された共通パスのデータ転送方式直二関し
、と＜１＝メモリ容量の増大要求とデータ転送速度の高
速化要求Ｃ：対処した共通バスデータ転送方式に関する
ものである。
を介して結合された共通パスのデータ転送方式直二関し
、と＜１＝メモリ容量の増大要求とデータ転送速度の高
速化要求Ｃ：対処した共通バスデータ転送方式に関する
ものである。
第３図は、この種共通パス方式の情報処理装置の構成を
示す。第３図で１−１〜１−ｉはＣＰＵ、２−１〜２−
ｊは主記憶装置（以下メモリと記す。）３は共通バス、
４−１〜４−ｈ は入出力制御装置（ＰＬ、下ｒｏｃ
と記す。）、５−１〜５−ｈは入出力装置（以下１１０
機器と記す。）、６は７了イ゛ｌし制御装置、７はファ
イツム装置である。
示す。第３図で１−１〜１−ｉはＣＰＵ、２−１〜２−
ｊは主記憶装置（以下メモリと記す。）３は共通バス、
４−１〜４−ｈ は入出力制御装置（ＰＬ、下ｒｏｃ
と記す。）、５−１〜５−ｈは入出力装置（以下１１０
機器と記す。）、６は７了イ゛ｌし制御装置、７はファ
イツム装置である。
第４図は、ｌ０Ｃ４−１〜４−ｈの機能ブロック図であ
る。なお以下の説明を簡明Ｃ；進めるため、ＣＰＵ 、
ＩＯＣ、１１０機器、メモリをそれぞれ総称し−ｒ、
ｃＰＵ１ 、ｌ０Ｃａ、１１０機器５ 、 ｉモ！ｊ
２トして説明する。第４図で４１は制御部、４２はコマ
ンドレジスタ、ステータスレジスタ、データのバッファ
レジスタ、アドンスレジ′スタなどのレジスタ部である
。
る。なお以下の説明を簡明Ｃ；進めるため、ＣＰＵ 、
ＩＯＣ、１１０機器、メモリをそれぞれ総称し−ｒ、
ｃＰＵ１ 、ｌ０Ｃａ、１１０機器５ 、 ｉモ！ｊ
２トして説明する。第４図で４１は制御部、４２はコマ
ンドレジスタ、ステータスレジスタ、データのバッファ
レジスタ、アドンスレジ′スタなどのレジスタ部である
。
第３図および第４図（二より、ｃｐｖ １の指令に従っ
てＩＯＣ４７ｊｉ Ｉｌｏ 竺器５Ｉニデータを出力す
る動作を説明する。ｃｐｖｌは当該のｌ０Ｃ４のレジス
タ部４２のスーテータスレジスタをセンスし、動作中で
ないことを確認した後、アドレスレジスタＣニメそす２
の先頭アドレスをセットし、次いでコマンドレジスタｌ
二転送語数と転送方向、この例ではメモリ２からＩ１０
機器５の方向を指示すると同時ζ；制御部４１ ’＆起
勧する。
てＩＯＣ４７ｊｉ Ｉｌｏ 竺器５Ｉニデータを出力す
る動作を説明する。ｃｐｖｌは当該のｌ０Ｃ４のレジス
タ部４２のスーテータスレジスタをセンスし、動作中で
ないことを確認した後、アドレスレジスタＣニメそす２
の先頭アドレスをセットし、次いでコマンドレジスタｌ
二転送語数と転送方向、この例ではメモリ２からＩ１０
機器５の方向を指示すると同時ζ；制御部４１ ’＆起
勧する。
制御部４１は、第５図のデータのデータ転送動作のタイ
ムチャー）に示すごとく、先ずパス使用権獲得動ｆ’ｌ
：’＆実行してパスの使用権を得、アドレス信号と制御
信号？共通バス５ Ｃ出力してメモリ２からデータン読
出し、読出したデータ？レジスタ部４２のデータバッフ
ァレジスタ１ニセツトするデータ転送動作を実行する。
ムチャー）に示すごとく、先ずパス使用権獲得動ｆ’ｌ
：’＆実行してパスの使用権を得、アドレス信号と制御
信号？共通バス５ Ｃ出力してメモリ２からデータン読
出し、読出したデータ？レジスタ部４２のデータバッフ
ァレジスタ１ニセツトするデータ転送動作を実行する。
次いでデータバッファレジスタのデータｆ Ｉ１０機器
５へ転送し、Ｉ１０機器５から転送完了信号を貰う。こ
の後、レジスタ部４２のアドレスレジスタの値を＋１．
コマンドレジスタの転送語数＆−１する動作を実行し、
一つ、のデータ転送動作を終了するが、この一連のデー
タ転送動作はレジスタ部４２のコマンドレジスタの転送
語数が“零”になるまで実行される。
５へ転送し、Ｉ１０機器５から転送完了信号を貰う。こ
の後、レジスタ部４２のアドレスレジスタの値を＋１．
コマンドレジスタの転送語数＆−１する動作を実行し、
一つ、のデータ転送動作を終了するが、この一連のデー
タ転送動作はレジスタ部４２のコマンドレジスタの転送
語数が“零”になるまで実行される。
共通パス方式では、メモリ容量の増大とデータ転送速度
の高速化要求の強いことを前述したが、メモリ容量が増
大することのｌ０Ｃ４への影響をみると、共通パス３へ
のアドレス信号はメモリ２の全領域分必要であるので、
従来は１６〜２０クツトであったものが、２４〜３２ビ
ツトと非常に多くなってきている。この結果°、従来（
；比して構成する集積回路（以下゛ＩＣと記す。）の個
数が多く必要である。
の高速化要求の強いことを前述したが、メモリ容量が増
大することのｌ０Ｃ４への影響をみると、共通パス３へ
のアドレス信号はメモリ２の全領域分必要であるので、
従来は１６〜２０クツトであったものが、２４〜３２ビ
ツトと非常に多くなってきている。この結果°、従来（
；比して構成する集積回路（以下゛ＩＣと記す。）の個
数が多く必要である。
他方、データ転送速度の高速化のｌ０Ｃ４への影響をみ
ると、従来ドライバ素子として、たとえばｒｃの５Ｎ７
４５８ （テキナスインッルメント社（Ｔｉ ）製、ド
ライバ素子ンを使用していたが、高速動作用のＩＣの５
Ｎ７４８５Ｂ（Ｔｉ社製、高速ドライバＩＣ）を使用す
るようＣ二なってきた。この結果、ドライバ素子の消費
電流が格段ｉ二条くなってきたという問題がある。すな
わち、ＳＮ ７４３８ Ｘ ２０ビツトから５Ｎ７４Ｓ
５８ Ｘ ５２ビツトの消費電流増大は、１５０ｍＡ＝
Ｂ′ｍＡＸ５２（ビット）−５ｍＡｘ２０（ビット）で
、データ信号の分も考え合わせると全体で５００ｍＡの
増となり、これはＩｃｌｓｏ個実装するカードの消費電
゛流が２〜５Ａ程度であることを考えると非常（二大き
な増加となる。
ると、従来ドライバ素子として、たとえばｒｃの５Ｎ７
４５８ （テキナスインッルメント社（Ｔｉ ）製、ド
ライバ素子ンを使用していたが、高速動作用のＩＣの５
Ｎ７４８５Ｂ（Ｔｉ社製、高速ドライバＩＣ）を使用す
るようＣ二なってきた。この結果、ドライバ素子の消費
電流が格段ｉ二条くなってきたという問題がある。すな
わち、ＳＮ ７４３８ Ｘ ２０ビツトから５Ｎ７４Ｓ
５８ Ｘ ５２ビツトの消費電流増大は、１５０ｍＡ＝
Ｂ′ｍＡＸ５２（ビット）−５ｍＡｘ２０（ビット）で
、データ信号の分も考え合わせると全体で５００ｍＡの
増となり、これはＩｃｌｓｏ個実装するカードの消費電
゛流が２〜５Ａ程度であることを考えると非常（二大き
な増加となる。
上Ｃ二連べた問題点全装置全体でみると、ＣＰＵ１の処
理能力の増大（二つれて、ＩＯＣ４の数が増えているの
で、問題が一段と大きくなってきている。
理能力の増大（二つれて、ＩＯＣ４の数が増えているの
で、問題が一段と大きくなってきている。
〔問題点を解決するための手段Ｊ
本発明は、上述した問題点を解決するため、共通パスに
計算機、主記憶装置、入出力制御装置が少くとも接続さ
れて構成される共通パス方式の情報処理−置の主記憶装
置（咀ま、−通バスのアドレス信号（二よりアドレスさ
れる手段と、計算機または入出力制御装！！！カら初期
値を設定するとともＣ；、アドレスの歩進機能、丁な６
ちチャネルと呼祢丁゛るアドレスインクリメントおよび
（又は）デクジノント鴻韻をイｌｉ１！かチャネル九へ
アＷｔノ１六ｈス手段を備え、入出力制御装置ｌ二は、
主記憶装置のチャネルを指定する手段を備え、入出力制
御装置が、主記憶装置とのデータ転送（；際して主年憶
装置のチャネルを指定する手段を動作させるＩＯＣの構
成としたことを特徴として−る。
計算機、主記憶装置、入出力制御装置が少くとも接続さ
れて構成される共通パス方式の情報処理−置の主記憶装
置（咀ま、−通バスのアドレス信号（二よりアドレスさ
れる手段と、計算機または入出力制御装！！！カら初期
値を設定するとともＣ；、アドレスの歩進機能、丁な６
ちチャネルと呼祢丁゛るアドレスインクリメントおよび
（又は）デクジノント鴻韻をイｌｉ１！かチャネル九へ
アＷｔノ１六ｈス手段を備え、入出力制御装置ｌ二は、
主記憶装置のチャネルを指定する手段を備え、入出力制
御装置が、主記憶装置とのデータ転送（；際して主年憶
装置のチャネルを指定する手段を動作させるＩＯＣの構
成としたことを特徴として−る。
本発明は、 ｒｏｃのデータ転送動作がブロック転送で
あること区二肴目し、チャネルと呼ぶアト、レスイング
リメントおよび（又は）デクリメント機能を、半導体メ
モ９ｆツブの高集積化の影響（−よりユニット数が少く
なってきたメモリユニットー二実装し、データ転送に際
しては、ＩＯＣからアドレス信号の代りＣ；チャネル指
定信号（通常はチャ°ネルは１６個あれば十分である。
あること区二肴目し、チャネルと呼ぶアト、レスイング
リメントおよび（又は）デクリメント機能を、半導体メ
モ９ｆツブの高集積化の影響（−よりユニット数が少く
なってきたメモリユニットー二実装し、データ転送に際
しては、ＩＯＣからアドレス信号の代りＣ；チャネル指
定信号（通常はチャ°ネルは１６個あれば十分である。
）ｔメそすｌ二渡し、メーモーリ素子へのアドレス信号
は同一ユニット内のチャネルから供給すること（二より
、ＩＯＣは共通パス≦二対してアドレス信号な゛供給す
る必要がなく１、回路素子数が少く、消費電流も少くて
済むＩＯＣの構成（二より高速データ転送動作が可能と
なる。以下図（二より詳細Ｃ二説明する。
は同一ユニット内のチャネルから供給すること（二より
、ＩＯＣは共通パス≦二対してアドレス信号な゛供給す
る必要がなく１、回路素子数が少く、消費電流も少くて
済むＩＯＣの構成（二より高速データ転送動作が可能と
なる。以下図（二より詳細Ｃ二説明する。
第１図は本発明（二よるｌ０Ｃ４の構成の一実施例のブ
ロック図である。第４図と同じ符号は同じ部分を示す。
ロック図である。第４図と同じ符号は同じ部分を示す。
第４図で４１′は制御部、４２′はレジスタ部である。
従来例の％４図の構成と異る点は、従来例のレジスタ部
４２のアドレスレジスタが本発明ではレジスタ部４２′
のチャネルレジスタｇ；なっていることである。
４２のアドレスレジスタが本発明ではレジスタ部４２′
のチャネルレジスタｇ；なっていることである。
ｓ２図は本発明ｉ二よるメモリ２の構成の一実施例のブ
ロック図である。第２図で２１−０〜２１〜１５はプリ
セット付カウンタ、２２−０〜２２−１６はメモ９ ｔ
ｆＢ ２４へのアドレス選択ゲート、２５はレンーパ、
２５は共通パス、への、デー゛夕出力ゲート、２６は制
御部である。
ロック図である。第２図で２１−０〜２１〜１５はプリ
セット付カウンタ、２２−０〜２２−１６はメモ９ ｔ
ｆＢ ２４へのアドレス選択ゲート、２５はレンーパ、
２５は共通パス、への、デー゛夕出力ゲート、２６は制
御部である。
第１図と第２図（二より本実施例の動作を、先Ｃ；説明
したｌ０Ｃ４がＩ１０機器５（；データを出力する例で
説明する。ＣＰσ１は、当該のｌ０Ｃ４のスティタスレ
ジスタをセンスし、動作中でないことを確認した後、メ
モリ２の当該のプリセット付カウンタ２１ＣＣＨＷＴＨ
号（ｆヤネルライト信号）−１ＣＨＡＯ〜５信号（チャ
ネルアドレス信号）、データ信号を操作してメモ９２の
先頭アドレスをセットする。このとき、メモリ２の制御
部２６は所定のタイミングで先頭アドレス信号ＬＡ；Ｓ
Ｏ〜１５の１個な有効として、データをプリセット付
カウンタ２１ に書込むこと（；なる。次ｉでｃｐｖ
ｉは、当該のＩＱＣ４のレジスタ部４２′のチャネルレ
ジスタ（；、使用するメモリのチャネル誉号ｔセットし
、さらＣ；レジスタ部４２′のコマンド−レジスタ（二
転増語−と転送方向、本実施例ではメモリ２からＩｌｏ
＠器５の方向を指示すると同時に制御部４１′起動す
る。
したｌ０Ｃ４がＩ１０機器５（；データを出力する例で
説明する。ＣＰσ１は、当該のｌ０Ｃ４のスティタスレ
ジスタをセンスし、動作中でないことを確認した後、メ
モリ２の当該のプリセット付カウンタ２１ＣＣＨＷＴＨ
号（ｆヤネルライト信号）−１ＣＨＡＯ〜５信号（チャ
ネルアドレス信号）、データ信号を操作してメモ９２の
先頭アドレスをセットする。このとき、メモリ２の制御
部２６は所定のタイミングで先頭アドレス信号ＬＡ；Ｓ
Ｏ〜１５の１個な有効として、データをプリセット付
カウンタ２１ に書込むこと（；なる。次ｉでｃｐｖ
ｉは、当該のＩＱＣ４のレジスタ部４２′のチャネルレ
ジスタ（；、使用するメモリのチャネル誉号ｔセットし
、さらＣ；レジスタ部４２′のコマンド−レジスタ（二
転増語−と転送方向、本実施例ではメモリ２からＩｌｏ
＠器５の方向を指示すると同時に制御部４１′起動す
る。
制御部４１′は、さきの第５因のデータ転送動作のタイ
ムチャート（二示す如く、まずパス使用権獲得動作を実
行する。パス使用権を得ると。
ムチャート（二示す如く、まずパス使用権獲得動作を実
行する。パス使用権を得ると。
チャネル瞥号を指示するチャネルアドレス信号（ＣＨＡ
Ｏ〜５）と制御信号を共通パス５ｃ二出方し、メモリ
２か、らデータが読み出されるのを待つＱ メモリ２にお−では、チャネルアドレス信号（ＣＨＡ
Ｏ〜３）と制御信号（本実施例では、チャネルが選択さ
れている′どとを示す信号（ｃＨ澹倍信号よ“１”、メ
モリ２からデータを読み出丁ことを指令する信号（ＲＤ
倍信号が“什である。）を制御部２６が判読し、所定の
タイミングＣ二、当該のチャネルＣ二対応するアドレス
ゲート信号（ＡＧｏ〜１５信号の中のらずれか１個）、
メモリ読出し信号（ＥＤＭ ） 、共通バス５へのデー
タ出力ゲート信号（ＲＤＧ ）を有効とし、データの読
み出し動作を実行する。そして有効なデータが共通バス
５（二出力されたことを示すＡＣＫ信号？共通パス５Ｃ
二出力してｌ０Ｃ４１”−伝達する。
Ｏ〜５）と制御信号を共通パス５ｃ二出方し、メモリ
２か、らデータが読み出されるのを待つＱ メモリ２にお−では、チャネルアドレス信号（ＣＨＡ
Ｏ〜３）と制御信号（本実施例では、チャネルが選択さ
れている′どとを示す信号（ｃＨ澹倍信号よ“１”、メ
モリ２からデータを読み出丁ことを指令する信号（ＲＤ
倍信号が“什である。）を制御部２６が判読し、所定の
タイミングＣ二、当該のチャネルＣ二対応するアドレス
ゲート信号（ＡＧｏ〜１５信号の中のらずれか１個）、
メモリ読出し信号（ＥＤＭ ） 、共通バス５へのデー
タ出力ゲート信号（ＲＤＧ ）を有効とし、データの読
み出し動作を実行する。そして有効なデータが共通バス
５（二出力されたことを示すＡＣＫ信号？共通パス５Ｃ
二出力してｌ０Ｃ４１”−伝達する。
１０Ｃ４（７） 制ａ ｎ ４１’ ハ、ＡＣＫ信号ｗ
ミテ、共通バス５．上のデータをレジスタ部４２′のデ
ータバッファレジスタ（二取込み、さきＣ二共通バス５
上に出力していたチャネルアドレス信号ＣＨＡ Ｏ〜６
と制御信号をＯＦＦとする。次いでレジスタ部４２′の
データバッファレジスタのデータを１ ／Ｑ Ｂ 界Ｃ
，ヘＩＧ 洋＋ １ ／／） ―”Ｅ Ｗ ａ、Ｃ
−ｒ 光６７信号を貰い、レジスタ部４２′のコマンド
レジスタの転送語数を−１する動作を実行し、一つのデ
ータ転送動作を終了する。この−４連のデー３夕転送動
作は、レジスタ部４２′のコマンドレジスタの転送語数
が“零″Ｃ；なるまで実行される。・ なおメモリ２の選択されたチャネルのカウンタ２１の内
容は、メモリ２の読出し動作°が・、終了するタイミン
グ、丁なわち共通バス５の制御信号の続出し信号ＨＡＤ
がＯＦＦとなるタイミングで制御部２６から＋１信号Ｓ
ｉ （本実施例で！−０〜１５′）が出力され、内容が
＋１される。このこと（二より、次の続出し指令Ｃ二線
しては、メモリ番地は前回の番地（二十１したものとな
る。
ミテ、共通バス５．上のデータをレジスタ部４２′のデ
ータバッファレジスタ（二取込み、さきＣ二共通バス５
上に出力していたチャネルアドレス信号ＣＨＡ Ｏ〜６
と制御信号をＯＦＦとする。次いでレジスタ部４２′の
データバッファレジスタのデータを１ ／Ｑ Ｂ 界Ｃ
，ヘＩＧ 洋＋ １ ／／） ―”Ｅ Ｗ ａ、Ｃ
−ｒ 光６７信号を貰い、レジスタ部４２′のコマンド
レジスタの転送語数を−１する動作を実行し、一つのデ
ータ転送動作を終了する。この−４連のデー３夕転送動
作は、レジスタ部４２′のコマンドレジスタの転送語数
が“零″Ｃ；なるまで実行される。・ なおメモリ２の選択されたチャネルのカウンタ２１の内
容は、メモリ２の読出し動作°が・、終了するタイミン
グ、丁なわち共通バス５の制御信号の続出し信号ＨＡＤ
がＯＦＦとなるタイミングで制御部２６から＋１信号Ｓ
ｉ （本実施例で！−０〜１５′）が出力され、内容が
＋１される。このこと（二より、次の続出し指令Ｃ二線
しては、メモリ番地は前回の番地（二十１したものとな
る。
以上は、メモリ２からデータを読出し、Ｉ１０機器５へ
出力する動作の説、明であったが、Ｉｌｏ ＠器５から
データを読出し、メモリ２へ書込む動作（二関しても、
データの転送方向が逆（二なるだＣすで、１０Ｃ４の制
御部４１′の転送動作、メモリ２のｔヤ未ル齢作けＨ均
で水入− 第２図Ｃ二は、メモリ２は、共通パス５からのアドレス
信号の直接指示でも動作可能なことな示しである。この
とき鑵；は、チャネル選択信号（ＣＨ３）を“０”とし
てメモリ２への読出し／書込みを実行丁れば共通パス３
のアドレス信号が！ドレス選択ゲー） ２２−１６ ’
Ｌ’介してメモリ部２４砿二直接導かれることＣ；なる
。
出力する動作の説、明であったが、Ｉｌｏ ＠器５から
データを読出し、メモリ２へ書込む動作（二関しても、
データの転送方向が逆（二なるだＣすで、１０Ｃ４の制
御部４１′の転送動作、メモリ２のｔヤ未ル齢作けＨ均
で水入− 第２図Ｃ二は、メモリ２は、共通パス５からのアドレス
信号の直接指示でも動作可能なことな示しである。この
とき鑵；は、チャネル選択信号（ＣＨ３）を“０”とし
てメモリ２への読出し／書込みを実行丁れば共通パス３
のアドレス信号が！ドレス選択ゲー） ２２−１６ ’
Ｌ’介してメモリ部２４砿二直接導かれることＣ；なる
。
なお以上の実施例では、メそす２のチャネルのアドレス
歩進は＋１、丁なわち加算で説明したが、これは減算力
ワンタを使用すれば−１、またリパーンブルカクンタを
使用すればチャネル毎Ｃ二加算または減算の指定も可能
である。第２図でＣＨＷＴはチャネルライト信号、ＷＴ
はメモリ１の書込み信号、ＣＨ８はチャネル選択信号、
ＳＯ〜１５は歩進信号、ＷＴＭはメモリ書込み信号であ
る。
歩進は＋１、丁なわち加算で説明したが、これは減算力
ワンタを使用すれば−１、またリパーンブルカクンタを
使用すればチャネル毎Ｃ二加算または減算の指定も可能
である。第２図でＣＨＷＴはチャネルライト信号、ＷＴ
はメモリ１の書込み信号、ＣＨ８はチャネル選択信号、
ＳＯ〜１５は歩進信号、ＷＴＭはメモリ書込み信号であ
る。
以上詳述したよう（；、本発明ζ；よｎば、メモリ２の
Ｉ−ｆｉＣニアドレスを歩進（加算または減算）させる
チャネルを複数個設け、ｒｏｃ４の中イニは、レジスタ
部のアドレスレジスタの代りＣニチャネル誉号指示用の
チャネルレジスタを設け、データ転送に際しては、アド
レス信号の代り区二チャネル指示信号を出力するよう感
；構成したので、ｌ０Ｃ４のドライバ回路数を激減させ
る効果がある。たとえば、アドレス信号線数が３２本＋
４本（アドレスパリティ）で、チャネル指示信号線数が
４本＋１本（パリティ）の場合では５１個の減（ＩＣ個
数では約８個）となり、さら５二消費電流Ｃ；つ９てみ
ると、高速動作素子のたとえば５Ｎ７４８５８で計算し
て約２５０、界Ａ（８扉ＡＸ３１個）の減となる。
Ｉ−ｆｉＣニアドレスを歩進（加算または減算）させる
チャネルを複数個設け、ｒｏｃ４の中イニは、レジスタ
部のアドレスレジスタの代りＣニチャネル誉号指示用の
チャネルレジスタを設け、データ転送に際しては、アド
レス信号の代り区二チャネル指示信号を出力するよう感
；構成したので、ｌ０Ｃ４のドライバ回路数を激減させ
る効果がある。たとえば、アドレス信号線数が３２本＋
４本（アドレスパリティ）で、チャネル指示信号線数が
４本＋１本（パリティ）の場合では５１個の減（ＩＣ個
数では約８個）となり、さら５二消費電流Ｃ；つ９てみ
ると、高速動作素子のたとえば５Ｎ７４８５８で計算し
て約２５０、界Ａ（８扉ＡＸ３１個）の減となる。
このことは装置全体でみると非常：；大きな効果な持つ
。丁なわち、ｌ０Ｃ４の使用数は８〜１６と多ｉので、
装置全体では、ＩＣ個数で換算して６４個〜１２８個減
、消費電流で２〜４Ａの減となる゛。以上の計算を割合
で表現すると、−例で５〜１０％の減となる。
。丁なわち、ｌ０Ｃ４の使用数は８〜１６と多ｉので、
装置全体では、ＩＣ個数で換算して６４個〜１２８個減
、消費電流で２〜４Ａの減となる゛。以上の計算を割合
で表現すると、−例で５〜１０％の減となる。
なおメモリ２の中（二は、チャネルを構成・するプリセ
ット付カクンタ２ｌ−ａ（実施例では％！０〜１５）と
アドレス選択ゲー） ２２−１１（実施例では屏・−ａ
〜１６）が必要となるが、これは装置全体でみると、ｒ
ｏｃ ４の中（；あったものがメモリ２の中（；移った
とみれば上りので、ＩＣ個数の増加は僅少であるし、半
導体技術の進歩、と（Ｃ高集積化は、メモリュニツ）ｌ
二対して最も効果があるので、実装設計上も容易である
とｉう効果がある。
ット付カクンタ２ｌ−ａ（実施例では％！０〜１５）と
アドレス選択ゲー） ２２−１１（実施例では屏・−ａ
〜１６）が必要となるが、これは装置全体でみると、ｒ
ｏｃ ４の中（；あったものがメモリ２の中（；移った
とみれば上りので、ＩＣ個数の増加は僅少であるし、半
導体技術の進歩、と（Ｃ高集積化は、メモリュニツ）ｌ
二対して最も効果があるので、実装設計上も容易である
とｉう効果がある。
またデータ転送速度ぽ二ついては、共通パス５上の信号
でｉえば、アドレス信号−；代ってチャネル指示信号が
出力されるよ・うぽ二なっているだけで。
でｉえば、アドレス信号−；代ってチャネル指示信号が
出力されるよ・うぽ二なっているだけで。
データ転送動作は全く同一であるので、従来技術と高速
転送動作が確保される。
転送動作が確保される。
ｓ１図は本発明の人出力制御装置（ＩＯＣ）の実施例の
構成ブロック醜、第２図は本発明の主記憶装置（メモリ
）の構成ブロック図、′ｓ３図は通常の共通パス構成の
情報処理装置の構成ブロック図、％４図は従来の人出力
制御装置（ＩＯＣ）の−例の構成ブロック図、第５図は
データ転送動作のタイムチャートである。 １−１〜ｌ−ｉ・−ＣＰＵ、２−１〜２−ｊ・・・メモ
リ、５４１・・・制御部、４２・・・レジスタ部、４１
′・・・制御部、４２′・・・レジスタ部、２１−０〜
２１−１５− プリセット付カワンタ、２２−０〜２
２−１６・・・アドレス選択ゲート。 ２３・・・レシーバ、２４・・・メモリ部、２５・・・
データ出力ゲート、２６・・・制御部 特許出願人 富士ファコム制御株式会社代理人 弁理
士 玉蟲久五部（゛外２名）第１図 第５図 動作 第２ＩＩｌ
構成ブロック醜、第２図は本発明の主記憶装置（メモリ
）の構成ブロック図、′ｓ３図は通常の共通パス構成の
情報処理装置の構成ブロック図、％４図は従来の人出力
制御装置（ＩＯＣ）の−例の構成ブロック図、第５図は
データ転送動作のタイムチャートである。 １−１〜ｌ−ｉ・−ＣＰＵ、２−１〜２−ｊ・・・メモ
リ、５４１・・・制御部、４２・・・レジスタ部、４１
′・・・制御部、４２′・・・レジスタ部、２１−０〜
２１−１５− プリセット付カワンタ、２２−０〜２
２−１６・・・アドレス選択ゲート。 ２３・・・レシーバ、２４・・・メモリ部、２５・・・
データ出力ゲート、２６・・・制御部 特許出願人 富士ファコム制御株式会社代理人 弁理
士 玉蟲久五部（゛外２名）第１図 第５図 動作 第２ＩＩｌ
Claims (1)
- 共通バスに少くとも計算機と主記憶装置と入出力制御装
置が接続されて構成される情報処理装置において、前記
主記憶装置は、前記共通バスのアドレス信号によりアド
レスされる手段および該主記憶装置内に設けた、前記計
算機または入出力制御装置から初期値を設定するととも
にアドレスの歩進機能を備えたチャネルからアドレスさ
れる手段を有し、前記入出力制御装置は、前記主記憶装
置のチャネルを指定する手段を有してなり、前記入出力
制御装置は、前記主記憶装置とのデータ転送に際し前記
主記憶装置のチャネルを指定する手段を動作させること
を特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25075484A JPS61128352A (ja) | 1984-11-28 | 1984-11-28 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25075484A JPS61128352A (ja) | 1984-11-28 | 1984-11-28 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128352A true JPS61128352A (ja) | 1986-06-16 |
Family
ID=17212538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25075484A Pending JPS61128352A (ja) | 1984-11-28 | 1984-11-28 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128352A (ja) |
-
1984
- 1984-11-28 JP JP25075484A patent/JPS61128352A/ja active Pending
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