JPS61129832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61129832A JPS61129832A JP59252510A JP25251084A JPS61129832A JP S61129832 A JPS61129832 A JP S61129832A JP 59252510 A JP59252510 A JP 59252510A JP 25251084 A JP25251084 A JP 25251084A JP S61129832 A JPS61129832 A JP S61129832A
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- Japan
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- substrate
- insulating layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
零発゛明は、例えばＤＲＡＭ （ダイナミック・ランダ
ムアクセスメモリ）等のゲート間にコンタクト孔を形成
する方法に関する。
ムアクセスメモリ）等のゲート間にコンタクト孔を形成
する方法に関する。
ＤＲＡＭは隣接する電界効果トランジスタ（ＦＥＴ）の
ゲート間の絶縁層にコンタクト孔を開口し、共通のドレ
イン領域より電極を引き出している。
ゲート間の絶縁層にコンタクト孔を開口し、共通のドレ
イン領域より電極を引き出している。
この場合集積度を上げるためゲート間隔はできるだけ近
接して配置する。そのためにゲートのパターンと、コン
タクト孔のパターンとがセルファラインされることが望
まれる。
接して配置する。そのためにゲートのパターンと、コン
タクト孔のパターンとがセルファラインされることが望
まれる。
しかもゲートと、コンタクト孔を覆って被着された配線
層との間の絶縁が確実に保たれることが必要となる。
層との間の絶縁が確実に保たれることが必要となる。
第４図（ａｌ、 （ｂ）は従来例によるＤＲＡＭのコン
タクト孔形成を工程順に示す断面図である。
タクト孔形成を工程順に示す断面図である。
第４図（ａ）において、ｌはｐ型珪素（Ｓｉ）基板、２
はゲート酸化膜で二酸化珪素（ＳｉＯｚ）層である。
はゲート酸化膜で二酸化珪素（ＳｉＯｚ）層である。
つぎに多結晶珪素（ポリＳｉ）層３を基板全面に被着し
、通常のリングラフィ工程によりバターニングし、隣接
するＦＥＴのゲート３Ａと、３Ｂを形成し、その表面を
熱酸化する。
、通常のリングラフィ工程によりバターニングし、隣接
するＦＥＴのゲート３Ａと、３Ｂを形成し、その表面を
熱酸化する。
つぎにゲートを覆って眉間絶縁層として燐珪酸ガラス（
Ｐ Ｓ Ｇ）層４を被着する。
Ｐ Ｓ Ｇ）層４を被着する。
ＰＳＧは化学気相成長（ＣＶ Ｄ）法により、モ／ シ
ラ７ （Ｓｉｎｅ）とフォスフイン（ＰＨ３）と酸素（
ＯＸ）を０．７Ｔｏｒｒに減圧して４２５℃で熱分解し
て被着する。
ラ７ （Ｓｉｎｅ）とフォスフイン（ＰＨ３）と酸素（
ＯＸ）を０．７Ｔｏｒｒに減圧して４２５℃で熱分解し
て被着する。
第４図（ｂ）において、ゲート間でＰＳＧ層４にコンタ
クト孔５を開口し、基板全面にＡＩを蒸着後、バターニ
ングしてＡＩ＆！線層６を形成する。
クト孔５を開口し、基板全面にＡＩを蒸着後、バターニ
ングしてＡＩ＆！線層６を形成する。
第５図（ａｌ、 （ｂ）は従来例によるセルファライン
を用いたＤＲＡＭのコンタクト孔形成を工程順に示す断
面図である。
を用いたＤＲＡＭのコンタクト孔形成を工程順に示す断
面図である。
第５図（ａｌにおいて、１はｐ型Ｓｔ基板、２はゲート
酸化膜でＳｉＯ２層である。
酸化膜でＳｉＯ２層である。
つぎにポリＳｉ層３を基板全面に被着し、バターニング
して隣接するＦＥＴのゲート３八と、３Ｂを形成する。
して隣接するＦＥＴのゲート３八と、３Ｂを形成する。
３’Ａと３’Ｂはバターニングの際にマスクに使用した
Ｓｉｎ、層である。
Ｓｉｎ、層である。
つぎにゲートを覆って眉間絶縁層としてＳｉ０２層７を
被着する。
被着する。
第５図山）において、リアクティブイオンエツチング（
ＲＩ Ｅ）法によりＳｉＯｚ層７を全面異方性エツチン
グして、ゲート間でＳｉＯ□層７にコンタクト孔５を開
口し、基板全面にＡｔを蒸着後、バターニングしてＡＩ
配線層６を形成する。
ＲＩ Ｅ）法によりＳｉＯｚ層７を全面異方性エツチン
グして、ゲート間でＳｉＯ□層７にコンタクト孔５を開
口し、基板全面にＡｔを蒸着後、バターニングしてＡＩ
配線層６を形成する。
この場合ＲＩＥのスパッタ効果により、ゲートパターン
の肩の部分のＳｉＯ□層７は薄（なり、ゲートと配線層
６との間の絶縁が悪くなる。
の肩の部分のＳｉＯ□層７は薄（なり、ゲートと配線層
６との間の絶縁が悪くなる。
最初の従来例によると、ゲート間にコンタクト孔を形成
する場合は、ゲートを覆って一旦眉間絶縁層を被着し、
リソグラフィ工程を用いてバターニングしてこの眉間絶
縁層を開口していた。
する場合は、ゲートを覆って一旦眉間絶縁層を被着し、
リソグラフィ工程を用いてバターニングしてこの眉間絶
縁層を開口していた。
従って両方のゲートと基板間の絶縁を保証し、かつバタ
ーニングの位置合わせの余裕をみるため、ゲート間隔を
小さくすることば困難であり、集積度の向上を阻害して
いた。
ーニングの位置合わせの余裕をみるため、ゲート間隔を
小さくすることば困難であり、集積度の向上を阻害して
いた。
第２の従来例のように、集積度の向上のためコンタクト
孔のパターンをゲートのパターンにセルファラインする
と、コンタクト孔に形成された配線とゲート間に短絡を
生じ易い欠点がある。
孔のパターンをゲートのパターンにセルファラインする
と、コンタクト孔に形成された配線とゲート間に短絡を
生じ易い欠点がある。
上記問題点の解決は、
（１）半導体基板上に第１の絶縁層と導電層を順次被着
し、所望の領域の該導電層と該第１の絶縁層を除去して
開口部を形成し、該開口部を覆って該基板上に第２の絶
縁層を被着し、ついで該第２の絶縁層上に塗布膜を被着
し、該塗布膜を通してイオンを導入して該第２の絶縁層
のパターン上面のみにイオン導入層を形成し、該イオン
導入層をマスクにしてエツチングを行い該開口部の基板
を露出する本発明による半導体装置の製造方法、（２）
半導体基板上に第１の絶縁層と導電層を順次被着し、所
望の領域の該導電層と該第１の絶縁層を除去して開口部
を形成し、該開口部を覆って該基板上に第２の絶縁層と
エツチングマスク形成用の層を順次被着し、ついで該エ
ツチングマスク形成用の層上に塗布膜を被着し、該塗布
膜を通してイオンを導入して該エツチングマスク形成用
の層のパターン上面のみにイオン導入層を形成し、該イ
オン導入層をマスクにしてエツチングを行い該開口部の
基板を露出する本発明による半導体装置の製造方法、 により達成される。
し、所望の領域の該導電層と該第１の絶縁層を除去して
開口部を形成し、該開口部を覆って該基板上に第２の絶
縁層を被着し、ついで該第２の絶縁層上に塗布膜を被着
し、該塗布膜を通してイオンを導入して該第２の絶縁層
のパターン上面のみにイオン導入層を形成し、該イオン
導入層をマスクにしてエツチングを行い該開口部の基板
を露出する本発明による半導体装置の製造方法、（２）
半導体基板上に第１の絶縁層と導電層を順次被着し、所
望の領域の該導電層と該第１の絶縁層を除去して開口部
を形成し、該開口部を覆って該基板上に第２の絶縁層と
エツチングマスク形成用の層を順次被着し、ついで該エ
ツチングマスク形成用の層上に塗布膜を被着し、該塗布
膜を通してイオンを導入して該エツチングマスク形成用
の層のパターン上面のみにイオン導入層を形成し、該イ
オン導入層をマスクにしてエツチングを行い該開口部の
基板を露出する本発明による半導体装置の製造方法、 により達成される。
本発明はゲートパターンにセルファラインして異方性エ
ツチングにより絶縁層にコンタクト孔を開ける際、パタ
ーン上面にイオン注入を用いて耐エツチング性のマスク
層を形成してパターンの肩の部分が丸くスパツクされな
いようにして、この部分の絶縁層が薄くなることを防止
するものである。
ツチングにより絶縁層にコンタクト孔を開ける際、パタ
ーン上面にイオン注入を用いて耐エツチング性のマスク
層を形成してパターンの肩の部分が丸くスパツクされな
いようにして、この部分の絶縁層が薄くなることを防止
するものである。
このようにすると、ゲートのパターンとコンタクト孔の
パターンとがセルファラインされてゲート間隔を小さく
配置でき、しかも確実に眉間絶縁が保たれる。
パターンとがセルファラインされてゲート間隔を小さく
配置でき、しかも確実に眉間絶縁が保たれる。
上記注入イオンは、エツチングを弗素（Ｆ）系のエツチ
ングガスを用いてドライエツチングする場合は、Ｆとの
化合物で沸点の高いもの、例えば＾ｌ。
ングガスを用いてドライエツチングする場合は、Ｆとの
化合物で沸点の高いもの、例えば＾ｌ。
Ｃｄ、 Ｋ＋ Ｃａｒ Ｃｒ、 Ｓｒ＋ Ｃａｒ Ｃｅ
、 Ｆｅ＋ Ｂａ＋ Ｍｇの中から選ぶことができる。
、 Ｆｅ＋ Ｂａ＋ Ｍｇの中から選ぶことができる。
またＢ、 Ｓｉはエツチングガスとしてトリフロロメタ
ン（ＣＨＦ：ｌ）を用いる場合は有効である。
ン（ＣＨＦ：ｌ）を用いる場合は有効である。
第１図（ａ）乃至（Ｃ１は第１の発明によるＤＲＡＭの
コンタクト孔形成を工程順に示す断面図である。
コンタクト孔形成を工程順に示す断面図である。
第１図（ａｌにおいて、１）は半導体基板でｐ型Ｓｉ基
板、１２ハ第１（７）ｗＡ縁層で厚す５００Ａ （７）
ＳｉＯｚＪｉｉ （ケート酸化膜）である。
板、１２ハ第１（７）ｗＡ縁層で厚す５００Ａ （７）
ＳｉＯｚＪｉｉ （ケート酸化膜）である。
ゲート酸化膜は１）５０〜１）００℃で熱酸化をして形
成する。
成する。
つぎに導電層として厚さ４０００人のポリＳｉ層１３を
基板全面に被着する。
基板全面に被着する。
ポリＳｉはＣＶＤ法に−より、５ｉＨｉを０．２Ｔｏｒ
ｒに減圧して６２０℃で熱分解して被着する。
ｒに減圧して６２０℃で熱分解して被着する。
つぎにポリＳｉ層１３をパターニングしてゲート１３＾
、１３Ｂを形成する。
、１３Ｂを形成する。
パターニングの際のポリＳｉのエツチングはＲＩＥ法に
より、エツチングガスとして四塩化炭素（ＣＣ１４）と
０□を用い０．１５Ｔｏｒｒに減圧して、周波数１３．
５６ＭＨｚの電力を４ Ｗｃａｌ−２印加してエツチン
グする。
より、エツチングガスとして四塩化炭素（ＣＣ１４）と
０□を用い０．１５Ｔｏｒｒに減圧して、周波数１３．
５６ＭＨｚの電力を４ Ｗｃａｌ−２印加してエツチン
グする。
第１図（ｂ）において、ゲートを覆って第２の絶縁層と
して厚さ３０００人のｓｆ’ｏ□層１４を層着４る。
して厚さ３０００人のｓｆ’ｏ□層１４を層着４る。
Ｓｉｎ；はＣＶＤ法により、５ｉＨａと一酸化二窒素（
Ｎ２０）を１．５Ｔｏｒｒに減圧して８００℃で熱分解
して被着する。
Ｎ２０）を１．５Ｔｏｒｒに減圧して８００℃で熱分解
して被着する。
つぎに平面上で厚さが１０００人程度になるようにレジ
スト１５を被着する。
スト１５を被着する。
この場合レジスト１５は、パターンの上面は薄（、開口
部（谷）は厚く被着する。
部（谷）は厚く被着する。
つぎにレジスト１５を通して、硼素イオン（Ｂｏ）をエ
ネルギ８，０ＫｅＶ 、ドーズ量Ｉ Ｘｌ０１６ｃｍ−
２で注入すると、イオンはレジスト１５の厚い谷の部分
は遮られて、レジスト１５の薄いパターンの上面のみに
導入される。
ネルギ８，０ＫｅＶ 、ドーズ量Ｉ Ｘｌ０１６ｃｍ−
２で注入すると、イオンはレジスト１５の厚い谷の部分
は遮られて、レジスト１５の薄いパターンの上面のみに
導入される。
第１図（Ｃ１において、レジスト１５を除去し、窒素（
Ｎ２）中で１０００℃で１０分アニールしてイオン導入
層１６Ａ、 １６Ｂを形成する。
Ｎ２）中で１０００℃で１０分アニールしてイオン導入
層１６Ａ、 １６Ｂを形成する。
つぎにイオン導入層１６Ａ、 １６Ｂをマスクにして５
ｉＯｚ層１４を異方性エツチングし、開口部の基板１）
を露出する。この際Ｓｉ０２層１４は分離して１４Ａ、
１４Ｂとなる。
ｉＯｚ層１４を異方性エツチングし、開口部の基板１）
を露出する。この際Ｓｉ０２層１４は分離して１４Ａ、
１４Ｂとなる。
Ｓｉ’Ｏｚの異方性エツチングは、ＲＩＥによりエツチ
ングガスとしてＣＨＦ、を用いＱ、４Ｔｏｒｒに減圧し
て、周波数１３．５６ＭＨｚの電力を６４５−ｃｍ−”
印加してエツチングする。
ングガスとしてＣＨＦ、を用いＱ、４Ｔｏｒｒに減圧し
て、周波数１３．５６ＭＨｚの電力を６４５−ｃｍ−”
印加してエツチングする。
つぎにＡｔを蒸着し、パターニングして配ｖＡ層１７を
形成する。
形成する。
第２図（ａｌ乃至（Ｃ）は第２の発明によるＤＲＡＭの
コンタクト孔形成を工程順に示す断面図である。
コンタクト孔形成を工程順に示す断面図である。
第２図（ａｌにおいて、１）はｐ型Ｓｉ基板、１２は第
１の絶縁層で厚さ５００人の５ｉＯｚ層（ゲート酸化膜
）である。
１の絶縁層で厚さ５００人の５ｉＯｚ層（ゲート酸化膜
）である。
つぎに導電層として厚さ４０００人のポリ５ｉＦｊ１３
を基板全面に被着し、パターニングしてゲート１３＾。
を基板全面に被着し、パターニングしてゲート１３＾。
１３Ｂを形成する。
第２゛図（ｂ）において、ゲートを覆って第２の絶縁層
として厚さ３０００人のＳｉＯ□層１４と、エンチング
マスク形成用の層として厚さ１０００人のｅ （ｒ’）
をドープした層抵抗が４００Ω／口のｎ型ポリＳ １ｑ
１Ｂを被着する。
として厚さ３０００人のＳｉＯ□層１４と、エンチング
マスク形成用の層として厚さ１０００人のｅ （ｒ’）
をドープした層抵抗が４００Ω／口のｎ型ポリＳ １ｑ
１Ｂを被着する。
つぎに平面上で厚さがｒｏｏｏ人程度になるようにレジ
スト１５を被着し、これを通して、Ｂｏをエネルギ８０
ＫｅＶ 、ドーズｉｔ ３ ｘ １０” ｃｍ−”で注
入する。
スト１５を被着し、これを通して、Ｂｏをエネルギ８０
ＫｅＶ 、ドーズｉｔ ３ ｘ １０” ｃｍ−”で注
入する。
この際Ｂ゛の注入量はｎ型ポリＳｉ層１８のキャリア濃
度を打ち消す程度になる。
度を打ち消す程度になる。
第２図（Ｃ１において、レジスト１５を除去し、Ｎ２中
で１０００℃で１０分アニールしてポリ５ｉＪｉｌＢ中
にイオン導入Ｊｉ！１９Ａ、１９Ｂを形成する。
で１０００℃で１０分アニールしてポリ５ｉＪｉｌＢ中
にイオン導入Ｊｉ！１９Ａ、１９Ｂを形成する。
つぎにイオン導入層１９Ａ、 １９Ｂをマスクにしてポ
’ＪＳｉ層１８と、５ｉＯｚ層１４を異方性エツチング
して開口部の基板１）を露出する。この際ＳｉＯ□層１
４は分離して１４Ａ、 １４Ｂとなる。
’ＪＳｉ層１８と、５ｉＯｚ層１４を異方性エツチング
して開口部の基板１）を露出する。この際ＳｉＯ□層１
４は分離して１４Ａ、 １４Ｂとなる。
つぎにＡＩを蒸着し、パターニングして配線層１７を形
成する。
成する。
第３図（ａ）、 （ｂ）はそれぞれ本発明によるＤＲＡ
Ｍの平面図と、Ａ−Ａ断面図である。
Ｍの平面図と、Ａ−Ａ断面図である。
前記第１，２図の断面図はＡ−Ａ断面に相当する。
第３図（ａ）において、１９は活性領域を画定するフィ
ールド酸化層、２０は情報電荷蓄積用のキャパシタ、ゲ
ート１３八、 １３Ｂ はＡＩよりなるワードライン札
に接続され、ＷＬに直交するポリＳｉ配線層１７′はビ
ットラインＢＬを構成する。
ールド酸化層、２０は情報電荷蓄積用のキャパシタ、ゲ
ート１３八、 １３Ｂ はＡＩよりなるワードライン札
に接続され、ＷＬに直交するポリＳｉ配線層１７′はビ
ットラインＢＬを構成する。
第３図（ｂ）において、１）Ｓ、 １）０はｎ４型のソ
ース、ドレイン領域、２１はｐ＋型のチャネルカット領
域である。ゲート表面に形成されたＳｉＯ□層１４Ａ、
１４Ｂを層間絶縁層として共通のドレイン領域１）
０にコンタクト孔が開口され、ここにポリＳｉ配線層１
７′を形成しＢＬとする。
ース、ドレイン領域、２１はｐ＋型のチャネルカット領
域である。ゲート表面に形成されたＳｉＯ□層１４Ａ、
１４Ｂを層間絶縁層として共通のドレイン領域１）
０にコンタクト孔が開口され、ここにポリＳｉ配線層１
７′を形成しＢＬとする。
以上詳細に説明したように本発明によれば、隣接するＦ
ＥＴのゲート間にコンタクト孔を形成する場合に、ゲー
トと配線間の絶縁を保証し、かつセルファラインのため
ゲート間隔を小さくでき、集積度の向上が可能となる。
ＥＴのゲート間にコンタクト孔を形成する場合に、ゲー
トと配線間の絶縁を保証し、かつセルファラインのため
ゲート間隔を小さくでき、集積度の向上が可能となる。
さらに本発明はコンタクト孔の形成だけでなく、高集積
化が可能な素子間分離のための溝形成にも適用できる。
化が可能な素子間分離のための溝形成にも適用できる。
この場合は基板に掘られた溝の側面にＳｉＯ□層を残す
ことができる。
ことができる。
第１図（ａ）乃至（Ｃ）は第１の発明によるＤＲＡＭの
コンタクト孔形成を工程順に示す断面図、第２図（ａ）
乃至（Ｃ１は第２の発明によるＤＲＡＭのコンタクト孔
形成を工程順に示す断面図、第３図（ａｌ、 （ｂ）は
それぞれ本発明によるＤＲＡＭの平面図と、Ａ−Ａ断面
図、 第４図（ａ）、 （ｂ）は従来例によるＤＲＡＭのコン
タクト孔形成を工程順に示す断面図、 第５図（ａ）、 （ｂ）は従来例によるセルファライン
を用いたＤＲＡＭのコンタクト孔形成を工程順に示す断
面図である。 図において、 １はｐ型Ｓｉ基板、 ２はゲート酸化層でＳｉＯ２層、 ３はポリＳｉ層、 ３Ａ、３Ｂはゲート、４は眉間
絶縁層でＰ２Ｏ層、 ５はコンタクト孔、 ６はＡｌ配線層、 ７は５ｉＯｚ層、１）は半導
体基板でｐ型Ｓｉ基板、 １２は第１の絶縁層でＳｉＯ２層（ゲート酸化膜）、１
３は導電層でポリＳｉ層、 １３Ａ、 １３Ｂはゲート、 １４は第２の絶縁層でＳｉ０２層、 １５はレジスト、 １６Ａ、１６Ｂ、１９Ａ、１９Ｂはイオン導入層、１７
はＡｌ配線層、 １７′はポリＳｉ配線層 １８はエツチングマスク形成用の層で ｎ型ポリＳｉ層、 １９は活性領域を画定するフィールド酸化層、２０は情
報電荷蓄積用のキャパシタ、 ２１はｐ°型のチャネルカット領域、 礼はワードライン、 Ｂしはビットライン を示す。 第１園 茅２図 茅３因
コンタクト孔形成を工程順に示す断面図、第２図（ａ）
乃至（Ｃ１は第２の発明によるＤＲＡＭのコンタクト孔
形成を工程順に示す断面図、第３図（ａｌ、 （ｂ）は
それぞれ本発明によるＤＲＡＭの平面図と、Ａ−Ａ断面
図、 第４図（ａ）、 （ｂ）は従来例によるＤＲＡＭのコン
タクト孔形成を工程順に示す断面図、 第５図（ａ）、 （ｂ）は従来例によるセルファライン
を用いたＤＲＡＭのコンタクト孔形成を工程順に示す断
面図である。 図において、 １はｐ型Ｓｉ基板、 ２はゲート酸化層でＳｉＯ２層、 ３はポリＳｉ層、 ３Ａ、３Ｂはゲート、４は眉間
絶縁層でＰ２Ｏ層、 ５はコンタクト孔、 ６はＡｌ配線層、 ７は５ｉＯｚ層、１）は半導
体基板でｐ型Ｓｉ基板、 １２は第１の絶縁層でＳｉＯ２層（ゲート酸化膜）、１
３は導電層でポリＳｉ層、 １３Ａ、 １３Ｂはゲート、 １４は第２の絶縁層でＳｉ０２層、 １５はレジスト、 １６Ａ、１６Ｂ、１９Ａ、１９Ｂはイオン導入層、１７
はＡｌ配線層、 １７′はポリＳｉ配線層 １８はエツチングマスク形成用の層で ｎ型ポリＳｉ層、 １９は活性領域を画定するフィールド酸化層、２０は情
報電荷蓄積用のキャパシタ、 ２１はｐ°型のチャネルカット領域、 礼はワードライン、 Ｂしはビットライン を示す。 第１園 茅２図 茅３因
Claims (3)
- （１）半導体基板上に第１の絶縁層と導電層を順次被着
し、所望の領域の該導電層と該第１の絶縁層を除去して
開口部を形成し、該開口部を覆って該基板上に第２の絶
縁層を被着し、ついで該第２の絶縁層上に塗布膜を被着
し、該塗布膜を通してイオンを導入して該第２の絶縁層
のパターン上面のみにイオン導入層を形成し、該イオン
導入層をマスクにしてエッチングを行い該開口部の基板
を露出することを特徴とする半導体装置の製造方法。 - （２）半導体基板上に第１の絶縁層と導電層を順次被着
し、所望の領域の該導電層と該第１の絶縁層を除去して
開口部を形成し、該開口部を覆って該基板上に第２の絶
縁層とエッチングマスク形成用の層を順次被着し、つい
で該エッチングマスク形成用の層上に塗布膜を被着し、
該塗布膜を通してイオンを導入して該エッチングマスク
形成用の層のパターン上面のみにイオン導入層を形成し
、該イオン導入層をマスクにしてエッチングを行い該開
口部の基板を露出することを特徴とする半導体装置の製
造方法。 - （３）前記塗布膜がレジストであることを特徴とする特
許請求の範囲第１項、および第２項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252510A JPS61129832A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252510A JPS61129832A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129832A true JPS61129832A (ja) | 1986-06-17 |
Family
ID=17238370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252510A Pending JPS61129832A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04296027A (ja) * | 1991-01-14 | 1992-10-20 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
-
1984
- 1984-11-29 JP JP59252510A patent/JPS61129832A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04296027A (ja) * | 1991-01-14 | 1992-10-20 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
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