JPS6113499A - ダイナミツクｒａｍコントロ−ル装置 - Google Patents
ダイナミツクｒａｍコントロ−ル装置Info
- Publication number
- JPS6113499A JPS6113499A JP59135801A JP13580184A JPS6113499A JP S6113499 A JPS6113499 A JP S6113499A JP 59135801 A JP59135801 A JP 59135801A JP 13580184 A JP13580184 A JP 13580184A JP S6113499 A JPS6113499 A JP S6113499A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- dynamic ram
- control device
- selection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、電源遮断時においてもダイナミックＲＡＭ
から成るメモリを電池によりハックアップする必要のあ
るＰＯＳシステム等に用いられるダイナミックＲＡＭコ
ントロール装置に関するものである。
から成るメモリを電池によりハックアップする必要のあ
るＰＯＳシステム等に用いられるダイナミックＲＡＭコ
ントロール装置に関するものである。
従来例の構成とその問題点
ダイナミックＲＡＭの全体もしくは一部をビデオＲＡＭ
とし、ＣＲＴコントローラから供給されるアドレス信号
に従ってＲＡＳ信号等が発せられる時間と、ＣＰＵから
供給されるアドレス信号に従ってＲＡＳ信号等が発せら
れる時間とが設けられ、前者のアドレス信号がリフレソ
゛シュアドレスとなって特別のりフレッシュアドレス生
成回路を必要としないダイナミックＲＡＭコントロール
回路は従来からよく知られている。ところが、この回路
により、電源遮断時のメモリの内容を保存させるために
は、ダイナミックＲＡＭコントロール回路だけでなく、
ＣＲＴコントローラをも電池によってハックアップする
必要があり、消費電力が大きくなるため、両方を電池に
よってバックアップするのは得策ではなかった。
とし、ＣＲＴコントローラから供給されるアドレス信号
に従ってＲＡＳ信号等が発せられる時間と、ＣＰＵから
供給されるアドレス信号に従ってＲＡＳ信号等が発せら
れる時間とが設けられ、前者のアドレス信号がリフレソ
゛シュアドレスとなって特別のりフレッシュアドレス生
成回路を必要としないダイナミックＲＡＭコントロール
回路は従来からよく知られている。ところが、この回路
により、電源遮断時のメモリの内容を保存させるために
は、ダイナミックＲＡＭコントロール回路だけでなく、
ＣＲＴコントローラをも電池によってハックアップする
必要があり、消費電力が大きくなるため、両方を電池に
よってバックアップするのは得策ではなかった。
発明の目的
この発明はミビデオＲＡＭを兼ねるダイナミックＲＡＭ
を低消費電力でバックアップすることができるダイナミ
ックＲＡＭコントロール装置を提供することを目的とす
る。
を低消費電力でバックアップすることができるダイナミ
ックＲＡＭコントロール装置を提供することを目的とす
る。
発明の構成
この発明のダイナミックＲＡＭコントロール装置は、電
源が給電状態にあり、かつＣＲＴコントローラへの初期
設定が終了しているときにはＣＲＴコントローラから順
次変化するアドレス信号が供給されるのでＣＲＴコント
ローラからダイナミックＲＡＭへのアクセスをリフレッ
シュに利用し、電源が切れたときにはＣＲＴコントロー
ラからの変化するアドレス信号の供給が停止するので、
内部に設けたカウンタの出力をダイナミックＲＡＭのア
ドレス信号として供給するために、前者のモートに設定
する第１アドレス選択信号と後者のモードに設定する第
２アドレズ選択信号とを設け、また電源が供給状態のと
きアクティブとなる電源回路からの電源検知信号をさら
に設け、第１アドレス選択信号および第２アドレス選択
信号をアクティブにする１０命令を前記電源検知信号が
アクティブのときのみ有効とさせる有効・無効切替回路
と、前記カウンタと第１アドレス選択信号による設定が
行なわれたときＣＰＵからのアドレス信号およびＣＲＴ
コントローラからのアドレス信号のいずれかをダイナミ
ックＲＡＭのアドレス信号として出力させ、第２アドレ
ス選択信号による設定が行なわれたとき前記カウンタの
出力をダイナミックＲＡＭのアドレス信号として出力さ
せるアドレスセレクタ回路とを有し、ＣＲＴコントロー
ラへの初期設定が終った後に前記第１アドレス選択信号
をアクティブにし、ＣＰＵが電源遮断を検出した後に第
２アドレス選択信号をアクティブにすることによってダ
イナミックＲＡＭの内容を保護するようになっている。
源が給電状態にあり、かつＣＲＴコントローラへの初期
設定が終了しているときにはＣＲＴコントローラから順
次変化するアドレス信号が供給されるのでＣＲＴコント
ローラからダイナミックＲＡＭへのアクセスをリフレッ
シュに利用し、電源が切れたときにはＣＲＴコントロー
ラからの変化するアドレス信号の供給が停止するので、
内部に設けたカウンタの出力をダイナミックＲＡＭのア
ドレス信号として供給するために、前者のモートに設定
する第１アドレス選択信号と後者のモードに設定する第
２アドレズ選択信号とを設け、また電源が供給状態のと
きアクティブとなる電源回路からの電源検知信号をさら
に設け、第１アドレス選択信号および第２アドレス選択
信号をアクティブにする１０命令を前記電源検知信号が
アクティブのときのみ有効とさせる有効・無効切替回路
と、前記カウンタと第１アドレス選択信号による設定が
行なわれたときＣＰＵからのアドレス信号およびＣＲＴ
コントローラからのアドレス信号のいずれかをダイナミ
ックＲＡＭのアドレス信号として出力させ、第２アドレ
ス選択信号による設定が行なわれたとき前記カウンタの
出力をダイナミックＲＡＭのアドレス信号として出力さ
せるアドレスセレクタ回路とを有し、ＣＲＴコントロー
ラへの初期設定が終った後に前記第１アドレス選択信号
をアクティブにし、ＣＰＵが電源遮断を検出した後に第
２アドレス選択信号をアクティブにすることによってダ
イナミックＲＡＭの内容を保護するようになっている。
実施例の説明
以下図面を用いて実施例を詳細に説明する。
第１図はこの発明が用いられるシステムのブロック図を
示したもので、３がこの発明を構成するダイナミックＲ
ＡＭコントロール装置本体である。
示したもので、３がこの発明を構成するダイナミックＲ
ＡＭコントロール装置本体である。
ダイナミックＲＡＭコントロール装置本体３はＣＰＵＩ
からのアドレス信号７とＣＲＴコントローラ２からのア
ドレス信号８とを受けてダイナミックＲＡＭ４ヘアドレ
ス信 等の制御信号３−２を供給するものである。ｃｐｕｌと
ＣＲＴコントローラ２は電源回路５から電源供給ライン
１４を通じ電源が供給されるが、このラインは電源遮断
時には電圧が降下してしまう。
からのアドレス信号７とＣＲＴコントローラ２からのア
ドレス信号８とを受けてダイナミックＲＡＭ４ヘアドレ
ス信 等の制御信号３−２を供給するものである。ｃｐｕｌと
ＣＲＴコントローラ２は電源回路５から電源供給ライン
１４を通じ電源が供給されるが、このラインは電源遮断
時には電圧が降下してしまう。
これに対し、ダイナミックＲＡＭコントロール装置本体
３とダイナミックＲＡＭ４への電源供給ライン１５は電
源遮断時においても電池６からの電源供給ライン１６が
電源回路５を介して継がれるので、バンクアップされる
ようになっている。電源回路５からは電源遮断状態か否
かを示す信号１１（以下ＳＢＹ信号とする）がダイナミ
ックＲＡＭコントロール装置本体３へ供給される。また
ＣＰ［１１からはＣＲＴコントローラ２からのアドレス
を有効にさせる設定信号９と無効にさせる設定信号ＩＯ
とがダイナミックＲＡＭコントロール装置本体３へ送ら
れる。その他１３はデータ、１２はリード信号等の制御
信号である。
３とダイナミックＲＡＭ４への電源供給ライン１５は電
源遮断時においても電池６からの電源供給ライン１６が
電源回路５を介して継がれるので、バンクアップされる
ようになっている。電源回路５からは電源遮断状態か否
かを示す信号１１（以下ＳＢＹ信号とする）がダイナミ
ックＲＡＭコントロール装置本体３へ供給される。また
ＣＰ［１１からはＣＲＴコントローラ２からのアドレス
を有効にさせる設定信号９と無効にさせる設定信号ＩＯ
とがダイナミックＲＡＭコントロール装置本体３へ送ら
れる。その他１３はデータ、１２はリード信号等の制御
信号である。
ＣＰＵＩとＣＲＴコントローラ２は電池バックアップさ
れておらず、電源遮断時にはアドレス信号７，８，設定
信号９，１０， リード信号１２。
れておらず、電源遮断時にはアドレス信号７，８，設定
信号９，１０， リード信号１２。
データ１３の各信号は不定になるので、不定にならない
時、すなわちＳＢＹ信号１１がアクティブのときに設定
信号９，１０を用いてダイナミックＲＡＭコントロール
装置本体３のモードを設定するのがこの発明の意図する
ところである。
時、すなわちＳＢＹ信号１１がアクティブのときに設定
信号９，１０を用いてダイナミックＲＡＭコントロール
装置本体３のモードを設定するのがこの発明の意図する
ところである。
第２図はこの発明のダイナミックＲＡＭコントロール装
置本体３のブロック図を示したものである。１７は発振
器４０の出力を受けてダイナミックＲＡＭ４を制御する
信号のタイミングを作り出すタイミング作成部、１８は
ＣＰＵＩからのアドレス信号２５とＣＲＴコントローラ
２からのアドレス信号２６とカウンタ２０からの出力２
７をタイミング作成部１７からの制御信号４１とフリッ
プフロップ２４の出力３８に従ってダイナミックＲＡＭ
４ヘアドレス２９を供給するアドレスセレクタ回路、１
９はダイナミックＲＡＭ４への制御信号３０をフリップ
フロップ２４の出力３８に応じ送り出す制御信号作成部
、２１はＣＲＴコントローラ２からのアドレスを有効に
設定する信号３１を電源が給電状態のときアクティブに
なる信号３３と論理積をとって設定信号３４を作り出す
ゲート、２２は同じ（無効に設定する信号３２と同しく
電源が供給状態のときにアクティブになる信号３３と論
理積をとって設定信号３５を作り出すゲート、２３はゲ
ート３４．３５によりセント、リセットされるフリップ
フロップ、２４はフリップフロップ２３の出力３６をタ
イミング作Ｘ部１７からの信号３７により同期を取って
ＣＲＴコントローラ２からのアドレスを有効にするか否
かを示す信号３８を作り出すフリ・ノブフロップである
。その他２８は制御信号作成部１９へ送出されるタイミ
ング信号、４２はカウンタ２０へ送出されるクロックで
ある。
置本体３のブロック図を示したものである。１７は発振
器４０の出力を受けてダイナミックＲＡＭ４を制御する
信号のタイミングを作り出すタイミング作成部、１８は
ＣＰＵＩからのアドレス信号２５とＣＲＴコントローラ
２からのアドレス信号２６とカウンタ２０からの出力２
７をタイミング作成部１７からの制御信号４１とフリッ
プフロップ２４の出力３８に従ってダイナミックＲＡＭ
４ヘアドレス２９を供給するアドレスセレクタ回路、１
９はダイナミックＲＡＭ４への制御信号３０をフリップ
フロップ２４の出力３８に応じ送り出す制御信号作成部
、２１はＣＲＴコントローラ２からのアドレスを有効に
設定する信号３１を電源が給電状態のときアクティブに
なる信号３３と論理積をとって設定信号３４を作り出す
ゲート、２２は同じ（無効に設定する信号３２と同しく
電源が供給状態のときにアクティブになる信号３３と論
理積をとって設定信号３５を作り出すゲート、２３はゲ
ート３４．３５によりセント、リセットされるフリップ
フロップ、２４はフリップフロップ２３の出力３６をタ
イミング作Ｘ部１７からの信号３７により同期を取って
ＣＲＴコントローラ２からのアドレスを有効にするか否
かを示す信号３８を作り出すフリ・ノブフロップである
。その他２８は制御信号作成部１９へ送出されるタイミ
ング信号、４２はカウンタ２０へ送出されるクロックで
ある。
第３図は、ＣＰＵＩのリセット信号（ＲＥＳＥＴ ）と
ＳＢＹ信号と各種設定とのタイミングを示したものであ
る。
ＳＢＹ信号と各種設定とのタイミングを示したものであ
る。
ＳＢＹ信号は「灯１がアクティブである途中でアクティ
ブになる。ＲＥＳＥＴが解除されるとＣＰＵ１は各種イ
ニシャライズプログラムを実行するが、その中でタイミ
ング■のＣ’ＲＴコントローラ２のイニシャライズとそ
のすぐ後でタイミング■のＣＲＴコントローラ２からの
アドレス信号を有効にする１０命令を発するようにする
。また、電源が切れる前には電源遮断の割込（タイミン
グ■）が発生するのでその割込処理プログラム中でＣＲ
Ｔコントローラ２からのアドレス信号を無効にし内部カ
ウンタからのアドレス信号を有効にさせるＩＯ命令（タ
イミング■）を発生し、ＣＰＵＩは停止する（タイミン
グ■）。
ブになる。ＲＥＳＥＴが解除されるとＣＰＵ１は各種イ
ニシャライズプログラムを実行するが、その中でタイミ
ング■のＣ’ＲＴコントローラ２のイニシャライズとそ
のすぐ後でタイミング■のＣＲＴコントローラ２からの
アドレス信号を有効にする１０命令を発するようにする
。また、電源が切れる前には電源遮断の割込（タイミン
グ■）が発生するのでその割込処理プログラム中でＣＲ
Ｔコントローラ２からのアドレス信号を無効にし内部カ
ウンタからのアドレス信号を有効にさせるＩＯ命令（タ
イミング■）を発生し、ＣＰＵＩは停止する（タイミン
グ■）。
以上第１図および第２図に示した回路で、第３図に示し
た手順を施せば、ダイナミ’７りＲＡＭ内部の内容を保
護することができる。
た手順を施せば、ダイナミ’７りＲＡＭ内部の内容を保
護することができる。
発明の効果
この発明によれば、ＣＲＴコントローラの出力をダイナ
ミックＲＡＭのりフレッシュに利用する方式でありなが
ら、低消費電力でメモリバックアップをすることができ
る。
ミックＲＡＭのりフレッシュに利用する方式でありなが
ら、低消費電力でメモリバックアップをすることができ
る。
第１図はこの発明が通用されるシステムのブロック図、
第２図はこの発明の一実施例のダイナミックＲＡＭコン
トロール装置本体のブロック図、第３図はその制御タイ
ミングを示すタイミング図である。 １・・・ＣＰＵ、２・・・ＣＲＴコントローラ、３・・
・ダイナミンクＲＡＭコントロール装置本体、４・・・
ダイナミックＲＡＭ、５・・・電源回路、６・・・電池
、１８・・・アドレスセレクタ回路、１９・・・制御信
号作成部、２０・・・カウンタ、２１．２２・・・ゲー
ト（有効・無効切替回路）、２３．２４・・・フリソプ
フロンプ第１ｇｌ ■■ ■■■ 第３図 第２図
第２図はこの発明の一実施例のダイナミックＲＡＭコン
トロール装置本体のブロック図、第３図はその制御タイ
ミングを示すタイミング図である。 １・・・ＣＰＵ、２・・・ＣＲＴコントローラ、３・・
・ダイナミンクＲＡＭコントロール装置本体、４・・・
ダイナミックＲＡＭ、５・・・電源回路、６・・・電池
、１８・・・アドレスセレクタ回路、１９・・・制御信
号作成部、２０・・・カウンタ、２１．２２・・・ゲー
ト（有効・無効切替回路）、２３．２４・・・フリソプ
フロンプ第１ｇｌ ■■ ■■■ 第３図 第２図
Claims (1)
- ＣＲＴのビデオＲＡＭを兼ねるダイナミックＲＡＭを
コントロールするダイナミックＲＡＭコントロール装置
であって、第１アドレス信号を発生するＣＲＴコントロ
ーラと、第２アドレス信号と第１アドレス選択信号およ
び第２アドレス選択信号とを発生するＣＰＵと、第３ア
ドレス信号を発生するカウンタと、前記ＣＲＴコントロ
ーラからの第１アドレス信号および前記ＣＰＵからの第
２アドレス信号と前記カウンタからの第３アドレス信号
とが入力され前記ＣＰＵからの第１アドレス選択信号が
アクティブとなったときに前記第１アドレス信号および
第２アドレス信号のいずれかを出力して前記ダイナミッ
クＲＡＭへ与え前記ＣＰＵからの第２アドレス選択信号
がアクティブとなったときに前記第３アドレス信号を出
力して前記ダイナミックＲＡＭへ与えるアドレスセレク
タ回路と、このアドレスセレクタ回路の前記第１アドレ
ス選択信号および第２アドレス選択信号の入力部に設け
られ電源検知信号に応答して前記第１アドレス選択信号
および第２アドレス選択信号を有効とする有効・無効切
替回路とからなり電池でバックアップされるダイナミッ
クＲＡＭコントロール装置本体とを備え、前記ＣＰＵが
前記ＣＲＴコントローラへの初期設定を終了したのちに
前記第１アドレス選択信号をアクティブにするとともに
電源遮断を検出したのちに前記第２アドレス選択信号を
アクティブにすることを特徴とするダイナミックＲＡＭ
コントロール装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135801A JPS6113499A (ja) | 1984-06-29 | 1984-06-29 | ダイナミツクｒａｍコントロ−ル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135801A JPS6113499A (ja) | 1984-06-29 | 1984-06-29 | ダイナミツクｒａｍコントロ−ル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6113499A true JPS6113499A (ja) | 1986-01-21 |
Family
ID=15160134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135801A Pending JPS6113499A (ja) | 1984-06-29 | 1984-06-29 | ダイナミツクｒａｍコントロ−ル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113499A (ja) |
-
1984
- 1984-06-29 JP JP59135801A patent/JPS6113499A/ja active Pending
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