JPS61135228A - 周波数可変発振装置 - Google Patents
周波数可変発振装置Info
- Publication number
- JPS61135228A JPS61135228A JP59258031A JP25803184A JPS61135228A JP S61135228 A JPS61135228 A JP S61135228A JP 59258031 A JP59258031 A JP 59258031A JP 25803184 A JP25803184 A JP 25803184A JP S61135228 A JPS61135228 A JP S61135228A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- circuit
- variable frequency
- variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、周波数シンセサイザー型の信号発生装置等に
使用する周波数可変発振装置に関する。
使用する周波数可変発振装置に関する。
従来の技術
第２図は従来の周波数可変発振装置を示している。以下
にこの従来例の構成について、第２図とともに説明する
。第２図において、１は周波数可変発振器であり、この
周波数可変発振器１は可変容量ダイオードｌａとコイル
１ｂとの共振周波数で発振し、直流バイアス電圧の変化
により可変容量ダイオード１ａの容量が変化して、発振
周波数を変え、出力端子Ａｌｃより出力する。また、出
力端子Ｂｉｄは可変分周器２の入力端子２ａに接続され
ている。可変分周器２は入力端子２ａの信号を周波数設
定回路３で設定した周波数に応じて分周し、出力端子２
Ｃから比較信号を周期比較回路６の入力端子６ａに出力
している。周波数設定回路３は、設定された周波数に応
じてディジタル制御信号を送出するもので、可変分周器
２の設定端子２ｂに接続されている。４は高精度水晶発
振回路で、固定分周器５の入力端子５ａに接続されてい
る。固定分周器５は、高精度水晶発振回路４の信号をあ
らかじめ決められた分周比に分周し、周期回路６の入力
端子６ｂに出力端子５ｂより基準信号を出力する。周期
比較回路６は固定分周器５からの基準信号と可変分周器
２からの比較信号との周期を比較し、周期が一致すれば
無信号２周期が異なれば誤差信号を出力するとともに、
可変。
にこの従来例の構成について、第２図とともに説明する
。第２図において、１は周波数可変発振器であり、この
周波数可変発振器１は可変容量ダイオードｌａとコイル
１ｂとの共振周波数で発振し、直流バイアス電圧の変化
により可変容量ダイオード１ａの容量が変化して、発振
周波数を変え、出力端子Ａｌｃより出力する。また、出
力端子Ｂｉｄは可変分周器２の入力端子２ａに接続され
ている。可変分周器２は入力端子２ａの信号を周波数設
定回路３で設定した周波数に応じて分周し、出力端子２
Ｃから比較信号を周期比較回路６の入力端子６ａに出力
している。周波数設定回路３は、設定された周波数に応
じてディジタル制御信号を送出するもので、可変分周器
２の設定端子２ｂに接続されている。４は高精度水晶発
振回路で、固定分周器５の入力端子５ａに接続されてい
る。固定分周器５は、高精度水晶発振回路４の信号をあ
らかじめ決められた分周比に分周し、周期回路６の入力
端子６ｂに出力端子５ｂより基準信号を出力する。周期
比較回路６は固定分周器５からの基準信号と可変分周器
２からの比較信号との周期を比較し、周期が一致すれば
無信号２周期が異なれば誤差信号を出力するとともに、
可変。
分局器２と固定分周器５にリセット信号を送出する。７
は演算増幅器ＡＩ、抵抗器ＦＬＩ、 Ｒ２，コンデンサ
Ｃ１からなる積分器Ａで、パルス状の前記誤差信号を平
滑する低域３波器として動作する。
は演算増幅器ＡＩ、抵抗器ＦＬＩ、 Ｒ２，コンデンサ
Ｃ１からなる積分器Ａで、パルス状の前記誤差信号を平
滑する低域３波器として動作する。
８は前記積分器Ａ７で平滑が不十分な分をさらに平滑し
、周波数可変発振器１の可変容量ダイオード１ａに加わ
る制御信号が、十分に直流電圧に近い信号とするもので
ある。
、周波数可変発振器１の可変容量ダイオード１ａに加わ
る制御信号が、十分に直流電圧に近い信号とするもので
ある。
次に、上記従来例の動作について説明する。第２図にお
いて、周波数設定回路３に所望周波数が設定されると、
周波数設定回路３から可変分周器２の設定端子２ｂには
固定分周器５で高精度水晶発振器４の信号を分周した基
準信号と周期が一致するような分周比を設定するように
ディジタル制御信号が送出されることＫより可変分周器
２からは比較信号が出力される。周期比較器６では、上
記基準信号と比較信号の周期を比較し、周期が異なれば
パルス状の誤差信号を積分器Ａ７に出力するとともに、
可変分周器２と固定分周器５のリセット端子２ｄ、２ｃ
にそれぞれリセット信号を送出する。
いて、周波数設定回路３に所望周波数が設定されると、
周波数設定回路３から可変分周器２の設定端子２ｂには
固定分周器５で高精度水晶発振器４の信号を分周した基
準信号と周期が一致するような分周比を設定するように
ディジタル制御信号が送出されることＫより可変分周器
２からは比較信号が出力される。周期比較器６では、上
記基準信号と比較信号の周期を比較し、周期が異なれば
パルス状の誤差信号を積分器Ａ７に出力するとともに、
可変分周器２と固定分周器５のリセット端子２ｄ、２ｃ
にそれぞれリセット信号を送出する。
上記誤差信号は、積分器Ａ７と積分器８で十分に平滑さ
れ、直流電圧成分にした信号となり周波数可変発振器１
の可変容量ダイオード１ａに加わることにより、容量を
変化させて発振周波数を制御する。一方、可変分局器２
と固定分周器５はリセット信号によりリセットされ、再
び分周を開始する。これを繰返すことによシ、ｌｃの出
力端子から所望周波数に収束した信号を出力する。
れ、直流電圧成分にした信号となり周波数可変発振器１
の可変容量ダイオード１ａに加わることにより、容量を
変化させて発振周波数を制御する。一方、可変分局器２
と固定分周器５はリセット信号によりリセットされ、再
び分周を開始する。これを繰返すことによシ、ｌｃの出
力端子から所望周波数に収束した信号を出力する。
発明が解決しようとする問題点
しかしながら、上記従来例においては周期ループを安定
にして収束周波数近傍の過度応答がなく周波数の安定度
を高くすることや、さらにＳ／Ｎを良くしようとするた
めには、積分器Ａ７と積分器Ｂ８の時定数を大きくしな
ければならないので、所望周波数に収束する応答スピー
ドが遅いという欠点があった。
にして収束周波数近傍の過度応答がなく周波数の安定度
を高くすることや、さらにＳ／Ｎを良くしようとするた
めには、積分器Ａ７と積分器Ｂ８の時定数を大きくしな
ければならないので、所望周波数に収束する応答スピー
ドが遅いという欠点があった。
本発明は、上記従来例の欠点を除去するものであり、周
期比較ループを安定にして、収束周波数近傍の過度応答
がなく、高精度水晶発振器と同等の安定度と従来例と同
等のＳ／Ｎを保ちながら、早い応答速度で、所望周波数
に収束することを目的とするものである。
期比較ループを安定にして、収束周波数近傍の過度応答
がなく、高精度水晶発振器と同等の安定度と従来例と同
等のＳ／Ｎを保ちながら、早い応答速度で、所望周波数
に収束することを目的とするものである。
問題点を解決するための手段
本発明は、上記目的を達成するために、周波数可変発振
器の信号と高安定水晶発振器との信号を実収して制御す
る周期比較ループ中の積分器の時定数切換回路と、これ
を制御する誤差量検出回路とで構成されている。
器の信号と高安定水晶発振器との信号を実収して制御す
る周期比較ループ中の積分器の時定数切換回路と、これ
を制御する誤差量検出回路とで構成されている。
作 用
本発明は上記構成によって、収束周波数近傍の過度応答
がなく、基準の高精度水晶発振回路と同等の安定度と、
低いＳ／Ｎ比を保ちながら、早い応答速度で所望周波数
に収束する効果を得るものである。
がなく、基準の高精度水晶発振回路と同等の安定度と、
低いＳ／Ｎ比を保ちながら、早い応答速度で所望周波数
に収束する効果を得るものである。
実施付中井瞬
以下に本発明の一実施例の構成について、図画とともに
説明する。第１図は本発明の一実施例における周波数可
変発振装置の回路ブロック図である。第１１図において
、従来例と同一機能のブロックには同一番号を付与しで
ある。９は誤差量検出回路であり、抵抗器Ｒ７とコンデ
ンサＣ３の積分回路とゲート回路とＪ−にフリップフロ
ップより構成されており、所定の誤差量以上になると、
スイッチ制御回路１０に信号を送る。スイッチ制御回路
１０はコンパレータで構成されており、誤差量検出回路
９の信号でスイッチ回路Ａ１３．Ｂ１４゜Ｃ１５を一斉
に比換えて制御する。積分器Ｃ１ｌと積分器Ｄ１２は時
定数が切換えられるようになっており、基本動作は従来
例と同様である。
説明する。第１図は本発明の一実施例における周波数可
変発振装置の回路ブロック図である。第１１図において
、従来例と同一機能のブロックには同一番号を付与しで
ある。９は誤差量検出回路であり、抵抗器Ｒ７とコンデ
ンサＣ３の積分回路とゲート回路とＪ−にフリップフロ
ップより構成されており、所定の誤差量以上になると、
スイッチ制御回路１０に信号を送る。スイッチ制御回路
１０はコンパレータで構成されており、誤差量検出回路
９の信号でスイッチ回路Ａ１３．Ｂ１４゜Ｃ１５を一斉
に比換えて制御する。積分器Ｃ１ｌと積分器Ｄ１２は時
定数が切換えられるようになっており、基本動作は従来
例と同様である。
次に、本実施例の動作について説明する。第１図におい
て、周波数設定回路３に所望周波数が設定されると、周
波数設定回路３から可変分周器２の設定端子２ｂには固
定分周器５で高精度水晶発振器４の信号を分周した基準
信号と周期が一致するような分周比を設定するようにデ
ィジタル制御信号が送出されることにより、可変分周器
２からは、比較信号が出力される。周期比較器６では、
上記基準信号と比較信号の周期を比較し、周期が異なれ
ばパルス状の誤差信号を積分器Ａ７に出力・するととも
に、可変分周器２と固定分周器５のリセット信号２ｄ、
５ｃにそれぞれリセット信号を送出する。誤差量検出回
路９は抵抗器Ｒ７とコンデンサＣ３で積分し、Ｃ−ＭＯ
Ｓゲート回路のスレノシェホールドレベルを利用して所
定のパルス幅以上のときにスイッチ制御回路１０に制御
信号を送る。スイッチ制御回路１０は、スイッチ回路Ａ
１３、スイッチ回路Ｂ１４．スイッチ回路Ｃ１５を閉じ
るように動作、シ、積分器Ｃ１１と積分器Ｄ１２の時定
数を小さくし、ループの応答を早くするように動作する
。さらに、周期比較器６からは誤差信号と同時にリセッ
ト信号が送出されるので、可変分周器２と固定分周器５
はリセットされ同期がとれる。この結果、同時に分周を
開始するので周期が異なった時点で周期比較器６からは
誤差信号が出力される。上記リセット信号で同様の動作
を繰返すことにより、設定周波数に近づく。誤差量検出
回路９で設定したパルス幅以下知なると、スイッチ制御
回路１０は逆の動作をし、周期比較ループは安定状態に
なるので、収束周波数近傍の過度応答がなく、高精度水
晶発振回路４と同等の安定度と従来例と同等のＳ／Ｎを
保ちながら、従来例よりも早い応答速度で、所望周波数
に収束する利点がある。
て、周波数設定回路３に所望周波数が設定されると、周
波数設定回路３から可変分周器２の設定端子２ｂには固
定分周器５で高精度水晶発振器４の信号を分周した基準
信号と周期が一致するような分周比を設定するようにデ
ィジタル制御信号が送出されることにより、可変分周器
２からは、比較信号が出力される。周期比較器６では、
上記基準信号と比較信号の周期を比較し、周期が異なれ
ばパルス状の誤差信号を積分器Ａ７に出力・するととも
に、可変分周器２と固定分周器５のリセット信号２ｄ、
５ｃにそれぞれリセット信号を送出する。誤差量検出回
路９は抵抗器Ｒ７とコンデンサＣ３で積分し、Ｃ−ＭＯ
Ｓゲート回路のスレノシェホールドレベルを利用して所
定のパルス幅以上のときにスイッチ制御回路１０に制御
信号を送る。スイッチ制御回路１０は、スイッチ回路Ａ
１３、スイッチ回路Ｂ１４．スイッチ回路Ｃ１５を閉じ
るように動作、シ、積分器Ｃ１１と積分器Ｄ１２の時定
数を小さくし、ループの応答を早くするように動作する
。さらに、周期比較器６からは誤差信号と同時にリセッ
ト信号が送出されるので、可変分周器２と固定分周器５
はリセットされ同期がとれる。この結果、同時に分周を
開始するので周期が異なった時点で周期比較器６からは
誤差信号が出力される。上記リセット信号で同様の動作
を繰返すことにより、設定周波数に近づく。誤差量検出
回路９で設定したパルス幅以下知なると、スイッチ制御
回路１０は逆の動作をし、周期比較ループは安定状態に
なるので、収束周波数近傍の過度応答がなく、高精度水
晶発振回路４と同等の安定度と従来例と同等のＳ／Ｎを
保ちながら、従来例よりも早い応答速度で、所望周波数
に収束する利点がある。
発明の効果
本発明は、上記実施例より明らかなように、周波数可変
発振器の信号と高安定水晶発振器との信号を比較して制
御する周期比較ループ中の積分器の時定数切換回路と、
これを制御する誤差量検出回路とで構成しているので、
収束周波数近傍の過度応答がなく、基準の高精度水晶発
振回路と同等の安定度と、低いＳ／Ｎ比を保ちながら、
早い応答速度で所望周波数に収束するという効果を有す
る。
発振器の信号と高安定水晶発振器との信号を比較して制
御する周期比較ループ中の積分器の時定数切換回路と、
これを制御する誤差量検出回路とで構成しているので、
収束周波数近傍の過度応答がなく、基準の高精度水晶発
振回路と同等の安定度と、低いＳ／Ｎ比を保ちながら、
早い応答速度で所望周波数に収束するという効果を有す
る。
第１図は本発明の一実施例における周波数可変発振装置
の回路ブロック図、第２図は従来の周波数可変発振装置
の回路ブロック図である。 １・・・周波数可変発振器、２・・・可変分周器、３・
・・周波数設定回路、４・・・高精度水晶発振回路、５
・・・固定分周器、６・・・周期比較器、７・・・積分
器Ａ、８・・・積分器Ｂ、９・・・誤差量検出回路、１
０・・・スイッチ制御回路、１１・・・積分器Ｃ，１２
・・・積分器Ｄ１１３・・・スイッチ回路Ａ１１４・・
・スイッチ回路Ｂ１１５・・・スイッチ回路Ｃ０
の回路ブロック図、第２図は従来の周波数可変発振装置
の回路ブロック図である。 １・・・周波数可変発振器、２・・・可変分周器、３・
・・周波数設定回路、４・・・高精度水晶発振回路、５
・・・固定分周器、６・・・周期比較器、７・・・積分
器Ａ、８・・・積分器Ｂ、９・・・誤差量検出回路、１
０・・・スイッチ制御回路、１１・・・積分器Ｃ，１２
・・・積分器Ｄ１１３・・・スイッチ回路Ａ１１４・・
・スイッチ回路Ｂ１１５・・・スイッチ回路Ｃ０
Claims (1)
- 制御電圧に応じて発振周波数が変化する周波数可変発振
器と、設定された所望の発振周波数に応じて分周比が可
変し、上記周波数可変発振器の信号を分周する可変分周
器と、この可変分周器の信号および水晶発振回路の基準
信号とを比較して、その電圧差を検出し、一周期ごとに
リセットして上記可変分周器および上記水晶発振回路の
周期を一致させる周期比較器と、この周期比較器の上記
電圧差信号を、制御信号により切換スイッチを切換えて
時定数を切換え、上記周波数可変発振器へ上記制御電圧
を送出する積分器と、上記周期比較器の上記電圧差信号
を積分し、所定パルス幅以上のときに上記積分器の上記
切換スイッチを時定数が小さくなるように上記制御信号
を送出する誤差量検出回路とを具備する周波数可変発振
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258031A JPS61135228A (ja) | 1984-12-06 | 1984-12-06 | 周波数可変発振装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258031A JPS61135228A (ja) | 1984-12-06 | 1984-12-06 | 周波数可変発振装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61135228A true JPS61135228A (ja) | 1986-06-23 |
Family
ID=17314572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258031A Pending JPS61135228A (ja) | 1984-12-06 | 1984-12-06 | 周波数可変発振装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135228A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690632A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Detecting circuit for step-out of phase synchronizing circuit |
| JPS5848537A (ja) * | 1981-09-18 | 1983-03-22 | Nec Corp | Ｐｌｌ回路 |
-
1984
- 1984-12-06 JP JP59258031A patent/JPS61135228A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690632A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Detecting circuit for step-out of phase synchronizing circuit |
| JPS5848537A (ja) * | 1981-09-18 | 1983-03-22 | Nec Corp | Ｐｌｌ回路 |
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