JPS6149270A - マルチプロセツサシステムの入／出力制御方式 - Google Patents
マルチプロセツサシステムの入／出力制御方式Info
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- JPS6149270A JPS6149270A JP59170707A JP17070784A JPS6149270A JP S6149270 A JPS6149270 A JP S6149270A JP 59170707 A JP59170707 A JP 59170707A JP 17070784 A JP17070784 A JP 17070784A JP S6149270 A JPS6149270 A JP S6149270A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通バスによって相互に結合された複数の中
央処理装置から構成されるマルチプロセッサシステムに
おける入出力要求指令を制御する方式に関する。
央処理装置から構成されるマルチプロセッサシステムに
おける入出力要求指令を制御する方式に関する。
共通バスによって結合された複数の中央処理装置（ＣＰ
Ｕ）からなるマルチプロセッサシステムにおいては、
一般に、共有する入出力装置に各ＣＰＵから入出力要求
指令がランダムに発生するので、同時に複数の入出力要
求指令が重なる場合が生じる。このような場合には、一
時的に入出力要求指令だけを待ち行列として記憶してお
き、先着のものから順次、入出力処理動作を実行する方
法が知られている。このように一時的に入出力要求指令
を保持しておくメモリは、入出力制御装置の中または共
有のメモリ上に配置されるが、待ち行列で記憶保持しな
ければならない入／出力要求指令が多過ぎてメモリの記
憶容量を超過してしまった場合には、実際の入出力動作
が進行して待ち行列に少なくとも１個の空きができるま
で新規な入出力要求指令を受付は記憶することは不可能
となる。したがって、受付けられなかった入出力要求指
令を発信した発信元のＣＰＵは、その入出力要求指令が
入出力制御装置により受付けられるまで待機することに
なる。
Ｕ）からなるマルチプロセッサシステムにおいては、
一般に、共有する入出力装置に各ＣＰＵから入出力要求
指令がランダムに発生するので、同時に複数の入出力要
求指令が重なる場合が生じる。このような場合には、一
時的に入出力要求指令だけを待ち行列として記憶してお
き、先着のものから順次、入出力処理動作を実行する方
法が知られている。このように一時的に入出力要求指令
を保持しておくメモリは、入出力制御装置の中または共
有のメモリ上に配置されるが、待ち行列で記憶保持しな
ければならない入／出力要求指令が多過ぎてメモリの記
憶容量を超過してしまった場合には、実際の入出力動作
が進行して待ち行列に少なくとも１個の空きができるま
で新規な入出力要求指令を受付は記憶することは不可能
となる。したがって、受付けられなかった入出力要求指
令を発信した発信元のＣＰＵは、その入出力要求指令が
入出力制御装置により受付けられるまで待機することに
なる。
従来、各ＣＰＵより発生される入出力要求指令は入出力
制御装置からみれば、すべて同等に扱われているので、
仮に各ＣＰＵに割当てられた仕事（プログラム）の内容
や処理目的が同じであればよいが、異なる場合、例えば
、緊急度の大きいプログラムの実行をＣＰＵＩで主とし
て行い、緊急度の小さいプログラムをＣＰＵ２で実行す
る場合には、次のような欠点が生じる。
制御装置からみれば、すべて同等に扱われているので、
仮に各ＣＰＵに割当てられた仕事（プログラム）の内容
や処理目的が同じであればよいが、異なる場合、例えば
、緊急度の大きいプログラムの実行をＣＰＵＩで主とし
て行い、緊急度の小さいプログラムをＣＰＵ２で実行す
る場合には、次のような欠点が生じる。
（１）緊急度の低いプログラムを処理するための入出力
要求指令に対しても待ち行列でメモリに記憶して行くの
で、待ち行列の空きに余裕がなく・なってしまう。その
ため緊急度の高いプログラムを処理するための入出力要
求指令が受イ」けられないことがある。
要求指令に対しても待ち行列でメモリに記憶して行くの
で、待ち行列の空きに余裕がなく・なってしまう。その
ため緊急度の高いプログラムを処理するための入出力要
求指令が受イ」けられないことがある。
（２）入出力動作は常に先着順に行われるので、プログ
ラム処理に優先順位がある場合でも優先処理は不可能で
ある。なお、プログラム実行中に発信される入出力要求
指令の発生顔度とプログラム実行の緊急度との間には一
般に特別な関係はない。
ラム処理に優先順位がある場合でも優先処理は不可能で
ある。なお、プログラム実行中に発信される入出力要求
指令の発生顔度とプログラム実行の緊急度との間には一
般に特別な関係はない。
上に述べたような欠点を解決する対策として次の２つの
方法が知られている。
方法が知られている。
先ず第１の方法は、入出力制御装置内に各ｃｐＵごとの
入出力要求指令受付メモリを設けて各ＣＰＵごとに入出
力要求指令の待ち行列を作成し、優先度の高いＣＰＵの
待ち行列から順次実際の入出力処理を行うものである。
入出力要求指令受付メモリを設けて各ＣＰＵごとに入出
力要求指令の待ち行列を作成し、優先度の高いＣＰＵの
待ち行列から順次実際の入出力処理を行うものである。
しかしながら、このような方法では、入出力制御装置の
メモリが増え、その制御も複雑となり、装置価格を高価
にしてしまう欠点がある。
メモリが増え、その制御も複雑となり、装置価格を高価
にしてしまう欠点がある。
次に、第２の方法としては、入出力要求指令の中に優先
度情報を付加しておき、入出力制御装置がその優先度情
報をもとに入出力要求の待ち行列を優先度の高いものの
順に並べ換えた上、実際の入出力処理動作を行うもので
ある。しかしながら、この方法では、入出力要求がある
とその都度、待ち行列に並んでいるすべての入出力要求
指令中の優先度を相互に比較し、その比較結果として、
待ち行列の順位を変更する動作が必要となり、入出力制
御装置の負荷が大きくなる。また、入出力要求指令を保
持するための記憶容量には自ら限度があるため、待ち行
列が満杯になれば、それ以後に発生する入出力要求指令
については処理できないという欠点がある。
度情報を付加しておき、入出力制御装置がその優先度情
報をもとに入出力要求の待ち行列を優先度の高いものの
順に並べ換えた上、実際の入出力処理動作を行うもので
ある。しかしながら、この方法では、入出力要求がある
とその都度、待ち行列に並んでいるすべての入出力要求
指令中の優先度を相互に比較し、その比較結果として、
待ち行列の順位を変更する動作が必要となり、入出力制
御装置の負荷が大きくなる。また、入出力要求指令を保
持するための記憶容量には自ら限度があるため、待ち行
列が満杯になれば、それ以後に発生する入出力要求指令
については処理できないという欠点がある。
本発明の目的は、前述した従来技術の欠点を解消するた
めになされたものであって、極めて簡単な処理により、
各中央処理装置に割当てられたプログラム緊急度や処理
に応じて共有の入出力機器の使用量を各中央処理装置ご
とに調整可能にする入出力制御方式を提供するにある。
めになされたものであって、極めて簡単な処理により、
各中央処理装置に割当てられたプログラム緊急度や処理
に応じて共有の入出力機器の使用量を各中央処理装置ご
とに調整可能にする入出力制御方式を提供するにある。
本発明は、各ＣＰＵで実行されるプログラム処理の緊急
度や処理量に応じて、各ＣＰＵごとに許容可能な待ち行
列数、すなわち、保持可能な入出力要求指令の数の最大
値（限界値）を入出力制御装置内に設定しておき、入出
力制御装置が入出力要求指令を受ける度に、現実に保持
されている入出力要求指令の数とその入出力要求指令の
発信元であるＣＰＵについて設定された許容数とを比較
して、当該入出力要求指令の受付けを許すか否かの判定
を行うようにしている。
度や処理量に応じて、各ＣＰＵごとに許容可能な待ち行
列数、すなわち、保持可能な入出力要求指令の数の最大
値（限界値）を入出力制御装置内に設定しておき、入出
力制御装置が入出力要求指令を受ける度に、現実に保持
されている入出力要求指令の数とその入出力要求指令の
発信元であるＣＰＵについて設定された許容数とを比較
して、当該入出力要求指令の受付けを許すか否かの判定
を行うようにしている。
このように構成することにより、各ＣＰＵに割当てられ
たプログラムの緊急度や処理炭（プログラムの実行頻度
）に応じて共有の入出力機器の使用量をＣＰＵごとに調
整することが可能となり、その結果、マルチプロセッサ
システムの効率的な稼働が達成される。特に、各ＣＰＵ
ごとに割当てられた仕事（プログラム）の目的が異なり
多様化した場合、これは一層顕著なものとなる。
たプログラムの緊急度や処理炭（プログラムの実行頻度
）に応じて共有の入出力機器の使用量をＣＰＵごとに調
整することが可能となり、その結果、マルチプロセッサ
システムの効率的な稼働が達成される。特に、各ＣＰＵ
ごとに割当てられた仕事（プログラム）の目的が異なり
多様化した場合、これは一層顕著なものとなる。
以下図面に示す本発明の実施例につき詳述する。
第１図は、複数の中央処理装置ＣＰＵ、、ＣＰＵ２．・
・・・・・ＣＰＵｎと１つの入出力機器（Ｉｌｏ）１０
とが共通バス１１及び入出力制御回路（１０Ｃ）１２を
介して接続されているマルチプロセッサシステムを示す
。各ＣＰＵは、主メモリＰＭ、。
・・・・・ＣＰＵｎと１つの入出力機器（Ｉｌｏ）１０
とが共通バス１１及び入出力制御回路（１０Ｃ）１２を
介して接続されているマルチプロセッサシステムを示す
。各ＣＰＵは、主メモリＰＭ、。
ＰＭ２． ・・・・・・ＰＭｎとプロセッサ装置Ｐ＋、
Ｐｚ。
Ｐｚ。
・・・・・・Ｐｎとからそれぞれ構成され、そして共通
バス１１には本システムに共通な共通メモリ （ＣＭ）
９が設けられている。
バス１１には本システムに共通な共通メモリ （ＣＭ）
９が設けられている。
第２図及び第３図は、第１図に示した入出力制御回路の
動作を説明するために模式的に示した入出力制御回路１
２の構成を示す。第２図において、１３は、例えば、メ
モリの所定領域をカウンタとして使用したカウンタ装置
であって、各カウンタ１３−＋ 、 １３−ｚ 、・”
” １３−ｎは、それぞれＣＰＵ、。
動作を説明するために模式的に示した入出力制御回路１
２の構成を示す。第２図において、１３は、例えば、メ
モリの所定領域をカウンタとして使用したカウンタ装置
であって、各カウンタ１３−＋ 、 １３−ｚ 、・”
” １３−ｎは、それぞれＣＰＵ、。
ＣＰＵ、、 ・・・・・・ＣＰ Ｕｎに対応し、各記
憶値Ｎ。
憶値Ｎ。
〜Ｎｎは各ＣＰＵが入出力要求指令の待ち行列を何個ま
で保持できるかを示す許容数（限界値）である。例えば
、ｃｐｕ、についてば、カウンタ１３−Ｉのブロック内
に示されているように、入出力要求指令を４つまで保持
可能である。同様に、ＣＰＵ２゜ＣＰＵｎについてはそ
れぞれ２つ、３つである。
で保持できるかを示す許容数（限界値）である。例えば
、ｃｐｕ、についてば、カウンタ１３−Ｉのブロック内
に示されているように、入出力要求指令を４つまで保持
可能である。同様に、ＣＰＵ２゜ＣＰＵｎについてはそ
れぞれ２つ、３つである。
１４は受信した入出力要求指令データ（入出力方向、入
出力データ数、入出力データ・アドレス等）を格納ブロ
ックに待ち行列として保持するためのリンクターミナル
（ＱＬ）であり、１５は、待ち行列として現在保持され
ている入出力要求指令の受付けたデータの数ＱＮ （＝
受付は待ち行列のブロック数）を記憶する記憶部であり
、図では、入出力要求指令データのブロック（Ｒｉ）１
．ブロック（Ｒｉｉ）２．ブロック（Ｒｉｉｉ）３の３
個がリンクされていることが示されている。なお、この
データ・ブロックｌ、２．３はＣＰ Ｕ ＋ 〜ＣＰ
Ｕｎのいずれかのものから発信され、すでに受付けられ
たものである。また、１６は空きの格納ブロックのため
のリンクターミナル（ＥＬ）を示し、１７は、現在の空
き格納ブロックの数ＥＮを記憶する記憶部を示すもので
あって、この例では、空きとなっている格納ブロック（
Ｅｉ）４．ブロック（Ｅｉｉ）５の２つがあることを示
している。ここで、入出力要求指令データＲｉが処理さ
れると、ＱＮの値は２に、また、ＥＮの値は３に変化す
る。
出力データ数、入出力データ・アドレス等）を格納ブロ
ックに待ち行列として保持するためのリンクターミナル
（ＱＬ）であり、１５は、待ち行列として現在保持され
ている入出力要求指令の受付けたデータの数ＱＮ （＝
受付は待ち行列のブロック数）を記憶する記憶部であり
、図では、入出力要求指令データのブロック（Ｒｉ）１
．ブロック（Ｒｉｉ）２．ブロック（Ｒｉｉｉ）３の３
個がリンクされていることが示されている。なお、この
データ・ブロックｌ、２．３はＣＰ Ｕ ＋ 〜ＣＰ
Ｕｎのいずれかのものから発信され、すでに受付けられ
たものである。また、１６は空きの格納ブロックのため
のリンクターミナル（ＥＬ）を示し、１７は、現在の空
き格納ブロックの数ＥＮを記憶する記憶部を示すもので
あって、この例では、空きとなっている格納ブロック（
Ｅｉ）４．ブロック（Ｅｉｉ）５の２つがあることを示
している。ここで、入出力要求指令データＲｉが処理さ
れると、ＱＮの値は２に、また、ＥＮの値は３に変化す
る。
本発明のマルチプロセッサシステムにおいて、各ＣＰＵ
からの入出力要求データは、各ＣＰＵから参照可能なア
ドレスに割付けられた入出力制御レジスタ（図示しない
）を介して送受信される。
からの入出力要求データは、各ＣＰＵから参照可能なア
ドレスに割付けられた入出力制御レジスタ（図示しない
）を介して送受信される。
また、入出力要求データは共通バス１１を経由してＤＭ
Ａ （ダイレクト メモリ アクセス）方式で転送され
るような公知の様式で行われるが、これらは、本発明の
本質に直接関与しないので、その発明は省略する。
Ａ （ダイレクト メモリ アクセス）方式で転送され
るような公知の様式で行われるが、これらは、本発明の
本質に直接関与しないので、その発明は省略する。
再び、第２図を参照するに、入出力制御回路１２の実際
の入出力処理動作は、待ち行列の先頭に位置する入出力
要求指令データＲｉにもとづいて実行中であり、データ
Ｒｉの処理が完了するまでの間に、入出力要求指令デー
タをさらに２個受付は可能な状態である。
の入出力処理動作は、待ち行列の先頭に位置する入出力
要求指令データＲｉにもとづいて実行中であり、データ
Ｒｉの処理が完了するまでの間に、入出力要求指令デー
タをさらに２個受付は可能な状態である。
このような状態において、入出力制御回路１２が、例え
ばＣＰＵｔから新規な入出力要求指令を受信した場合に
は、ＣＰＵＺに対応するカウンタ１３−２の内容すなわ
ちＮ２＝２と、待ち行列のブロック数ＱＮの内容すなわ
ち３とが比較される。
ばＣＰＵｔから新規な入出力要求指令を受信した場合に
は、ＣＰＵＺに対応するカウンタ１３−２の内容すなわ
ちＮ２＝２と、待ち行列のブロック数ＱＮの内容すなわ
ち３とが比較される。
この場合、待ち行列のブロック数がＣＰＵ２に対して予
め設定された許容数を上回っているため、新規な入出力
要求指令は受付は不可としてその旨ＣＰＵ、へ通知する
。また、例えば、ＣＰＵ、から新規な入出力要求指令Ｒ
Ｙを受信した場合には、上に述べたと同様にＣＰＵ、に
対応するカウンタ１３−０の内容、すなわち、Ｎ＝４と
待ち行列のブロック数ＱＮの内容、すなわち、ＱＮ＝３
とが比較されるが、待ち行列のブロック数がＣＰ Ｕ
＋に対して予め設定された許容数（限界数）を下回って
いるので受付けに余裕があることになり、新規な入出力
要求指令はリンクターミナル１４を介して、第３図に示
すように待ち行列の最後尾に待ちブロック（ＲＹ）６と
してリンクされ、入出力要求指令データＲＹが登録され
る。このように、現実にリンクされているブロック数が
１つ増えることになり、第３図に示すように、ＱＮＯ値
は４となる。一方、空きブロックの数は１つ減少するこ
とになるので、ＥＮＯ値は１となる。
め設定された許容数を上回っているため、新規な入出力
要求指令は受付は不可としてその旨ＣＰＵ、へ通知する
。また、例えば、ＣＰＵ、から新規な入出力要求指令Ｒ
Ｙを受信した場合には、上に述べたと同様にＣＰＵ、に
対応するカウンタ１３−０の内容、すなわち、Ｎ＝４と
待ち行列のブロック数ＱＮの内容、すなわち、ＱＮ＝３
とが比較されるが、待ち行列のブロック数がＣＰ Ｕ
＋に対して予め設定された許容数（限界数）を下回って
いるので受付けに余裕があることになり、新規な入出力
要求指令はリンクターミナル１４を介して、第３図に示
すように待ち行列の最後尾に待ちブロック（ＲＹ）６と
してリンクされ、入出力要求指令データＲＹが登録され
る。このように、現実にリンクされているブロック数が
１つ増えることになり、第３図に示すように、ＱＮＯ値
は４となる。一方、空きブロックの数は１つ減少するこ
とになるので、ＥＮＯ値は１となる。
このように、入出力要求指令を保持可能な空きブロック
が存在していても、ＣＰＵごとに予め設定された許容数
に応じて、自己の発した入出力要求指令が受付けられな
いＣＰＵが生じることになり、その結果、各ＣＰＵごと
に共有される入出力機器１０の使用量が許容数に応じて
調節される。
が存在していても、ＣＰＵごとに予め設定された許容数
に応じて、自己の発した入出力要求指令が受付けられな
いＣＰＵが生じることになり、その結果、各ＣＰＵごと
に共有される入出力機器１０の使用量が許容数に応じて
調節される。
すなわち、優先度の高いｃ ｐ’ ｕは入出力機器を多
く使えることになる。
く使えることになる。
ここで、各ＣＰＵごとの許容数Ｎ１〜Ｎｎはマルチプロ
セッサシステムの設計時に設定されることが多いが、マ
ルチプロセッサシステムの稼働中に設定することもでき
、さらにこれを変更することも可能である。
セッサシステムの設計時に設定されることが多いが、マ
ルチプロセッサシステムの稼働中に設定することもでき
、さらにこれを変更することも可能である。
以上述べた実施例では、第２図に示した構成が入出力制
御回路に設けられるものとして説明されたが、第１図に
示す共通メモリ９内に設けることも可能である。
御回路に設けられるものとして説明されたが、第１図に
示す共通メモリ９内に設けることも可能である。
また、入出力制御回路は、入力制御回路又は出力制御回
路のいずれか一方の機能を持っていればよく、いわゆる
入力又は出力制御回路であればよいことになる。
路のいずれか一方の機能を持っていればよく、いわゆる
入力又は出力制御回路であればよいことになる。
本発明は、マルチプロセッサシステムを構成する各ＣＰ
Ｕがプログラム実行中に発信する入出力要求指令を入出
力制御回路が受信したとき、各ＣＰＵごとに予め設定さ
れた入出力要求指令保持用の待ち行列許容数（限界値）
と現在保持している待ち行列数とを比較し、その比較結
果によって受信された入出力要求指令の受付は可否を決
定するので、マルチプロセッサシステムにおいて共用さ
れる入出力機器のＣＰＵごとの使用量が極めて容易に調
整される。
Ｕがプログラム実行中に発信する入出力要求指令を入出
力制御回路が受信したとき、各ＣＰＵごとに予め設定さ
れた入出力要求指令保持用の待ち行列許容数（限界値）
と現在保持している待ち行列数とを比較し、その比較結
果によって受信された入出力要求指令の受付は可否を決
定するので、マルチプロセッサシステムにおいて共用さ
れる入出力機器のＣＰＵごとの使用量が極めて容易に調
整される。
そこで、複数のＣＰＵの各ＣＰＵに割当てられた仕事の
緊急性や処理量に応じて、入出力機器の使用量を設定し
て、その使用を効率のよいところで制御することができ
る。従って、極端な待ちや緊急度の低いものが無視され
たりすることがない。
緊急性や処理量に応じて、入出力機器の使用量を設定し
て、その使用を効率のよいところで制御することができ
る。従って、極端な待ちや緊急度の低いものが無視され
たりすることがない。
しかも、その制御は簡単な処理で実現できる。
第１図は本発明によるマルチプロセッサシステムの概略
構成を示すブロック図、第２図及び第３図は、入出力制
御回路内の構成及び動作を模式的に示したブロック図で
ある。 ｃｐｕ・・・・・・中央処理装置 １０ ・・・・・・入出力機器 １２ ・・・・・・入出力制御回路 １３ ・・・・・・カウンタｍＷ １４．１６・・・・・・リンクターミナル特許出願人
富士電機製造株式会社 同 上 冨士ファコム制御株式会社 代理人 弁理士 森 哲 也 代理人 弁理士 内 藤 嘉 昭 。 代理人 弁理士 ’ＩＷ 水 正代理人 弁理士
梶 山 信 是 第１図
構成を示すブロック図、第２図及び第３図は、入出力制
御回路内の構成及び動作を模式的に示したブロック図で
ある。 ｃｐｕ・・・・・・中央処理装置 １０ ・・・・・・入出力機器 １２ ・・・・・・入出力制御回路 １３ ・・・・・・カウンタｍＷ １４．１６・・・・・・リンクターミナル特許出願人
富士電機製造株式会社 同 上 冨士ファコム制御株式会社 代理人 弁理士 森 哲 也 代理人 弁理士 内 藤 嘉 昭 。 代理人 弁理士 ’ＩＷ 水 正代理人 弁理士
梶 山 信 是 第１図
Claims (1)
- 複数の中央処理装置と、該中央処理装置によって共有さ
れる入力又は出力制御装置が共通バスにより接続された
マルチプロセッサシステムにおいて、前記入力又は出力
制御装置は、前記各中央処理装置に対応して、受付可能
な待ち行列の数の限界値を有し、前記中央処理装置から
の入／出力要求指令が受信されたとき、現在保持してい
る入／出力要求指令の待ち行列数と発信元である中央処
理装置につき設定した前記待ち行列数の限界値とを比較
し、その限界値を越えないときに入出力指令を待ち行列
として順次保持することを特徴とするマルチプロセッサ
システムの入／出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170707A JPS6149270A (ja) | 1984-08-16 | 1984-08-16 | マルチプロセツサシステムの入／出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170707A JPS6149270A (ja) | 1984-08-16 | 1984-08-16 | マルチプロセツサシステムの入／出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149270A true JPS6149270A (ja) | 1986-03-11 |
Family
ID=15909902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170707A Pending JPS6149270A (ja) | 1984-08-16 | 1984-08-16 | マルチプロセツサシステムの入／出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149270A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371755A (ja) * | 1986-09-12 | 1988-04-01 | Fujitsu Ltd | リアルタイム描画処理方法 |
| JP2007094657A (ja) * | 2005-09-28 | 2007-04-12 | Nec Corp | メモリアクセス制御方式と方法、及びプロセッサ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745628A (en) * | 1980-08-30 | 1982-03-15 | Nec Corp | Data transfer controlling system |
| JPS58154029A (ja) * | 1982-03-08 | 1983-09-13 | Fuji Facom Corp | 複数の中央処理装置による入出力機器の共有制御方式 |
| JPS58222364A (ja) * | 1982-06-18 | 1983-12-24 | Fujitsu Ltd | 端末システムにおけるデイスク装置のアクセス制御方式 |
-
1984
- 1984-08-16 JP JP59170707A patent/JPS6149270A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745628A (en) * | 1980-08-30 | 1982-03-15 | Nec Corp | Data transfer controlling system |
| JPS58154029A (ja) * | 1982-03-08 | 1983-09-13 | Fuji Facom Corp | 複数の中央処理装置による入出力機器の共有制御方式 |
| JPS58222364A (ja) * | 1982-06-18 | 1983-12-24 | Fujitsu Ltd | 端末システムにおけるデイスク装置のアクセス制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371755A (ja) * | 1986-09-12 | 1988-04-01 | Fujitsu Ltd | リアルタイム描画処理方法 |
| JP2007094657A (ja) * | 2005-09-28 | 2007-04-12 | Nec Corp | メモリアクセス制御方式と方法、及びプロセッサ装置 |
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