JPS6113807A - プッシュプル増幅回路 - Google Patents
プッシュプル増幅回路Info
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- JPS6113807A JPS6113807A JP59134956A JP13495684A JPS6113807A JP S6113807 A JPS6113807 A JP S6113807A JP 59134956 A JP59134956 A JP 59134956A JP 13495684 A JP13495684 A JP 13495684A JP S6113807 A JPS6113807 A JP S6113807A
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- transistor
- bias current
- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45224—One output of the differential amplifier being taken into consideration
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、プッシュプル増幅回路に関するものである。
背景技術
第１図は、従来の代表的な対称型ツノシュプル増幅回路
を示す。対称型ジノシーグル増幅回路は、図から明らか
なように対称の回路配置構成となっており、ＮＰＮトラ
ンジスタＱ１ａ、Ｑ２ａよシなる差動増幅回路ｌα、Ｐ
ＮＰドライバトランジスタＱ３ｃＬ、ＮＰＮ出力トラン
ジスタＱ４ａ等を備える一方の回路が、ＰＮＰトランジ
スタＱ 、６ ｒ Ｑ２６よりなる差動増幅回路ｌｂ、
ＮＰＮドライバトランジスタＱ５．、ＰＮＰ出力トラン
ジスタＱ４ｂ等を備える他方の回路に正負対称に接続さ
れている。差動増幅回路１ｂの共通エミッタと正側電源
電圧子Ｖ。０との間には電流工、を流す電流源２が、差
動増幅回路１αの共通エミッタと負側電源電圧’ｃｃと
の間には電流■２を流す電流源３が設けられている。ト
ランジスタＱ、ｃＬ、Ｑ１．の各コレクタは、抵抗Ｒ＋
ａ ＋ ”１１を経て正側電源電圧＋ｖｃｏおよび負
側電源電圧−ｖｃｃにそれぞれ接続されている。ドライ
バトランジスタＱ３（Ｌのコレクタとドライバトランジ
スタＱ３．のコレクタとは、ダイオードＤ４．Ｄ２およ
び電圧変換用抵抗Ｒを経て接続されている。
を示す。対称型ジノシーグル増幅回路は、図から明らか
なように対称の回路配置構成となっており、ＮＰＮトラ
ンジスタＱ１ａ、Ｑ２ａよシなる差動増幅回路ｌα、Ｐ
ＮＰドライバトランジスタＱ３ｃＬ、ＮＰＮ出力トラン
ジスタＱ４ａ等を備える一方の回路が、ＰＮＰトランジ
スタＱ 、６ ｒ Ｑ２６よりなる差動増幅回路ｌｂ、
ＮＰＮドライバトランジスタＱ５．、ＰＮＰ出力トラン
ジスタＱ４ｂ等を備える他方の回路に正負対称に接続さ
れている。差動増幅回路１ｂの共通エミッタと正側電源
電圧子Ｖ。０との間には電流工、を流す電流源２が、差
動増幅回路１αの共通エミッタと負側電源電圧’ｃｃと
の間には電流■２を流す電流源３が設けられている。ト
ランジスタＱ、ｃＬ、Ｑ１．の各コレクタは、抵抗Ｒ＋
ａ ＋ ”１１を経て正側電源電圧＋ｖｃｏおよび負
側電源電圧−ｖｃｃにそれぞれ接続されている。ドライ
バトランジスタＱ３（Ｌのコレクタとドライバトランジ
スタＱ３．のコレクタとは、ダイオードＤ４．Ｄ２およ
び電圧変換用抵抗Ｒを経て接続されている。
トランジスタＱ、ａのベースとトランジスタＱ、ｂとの
共通接続点は対称シンシープル増幅回路の非反転入力端
子４を構成し、トランジスタＱ２ａのベースとトランジ
スタＱ２．のベースとの共通接続点は対称グツシープル
増幅回路の反転入力端子５を構成している。出力トラン
ジスタＱ４ＣＬのエミッタと出力トランジスタＱ４．の
エミッタとは各エミッタ抵抗ｌａ８を経て接続され、こ
れらエミッタ抵抗の共通接続点が対称プツシニブル増幅
回路の出力端子６を構成している。
共通接続点は対称シンシープル増幅回路の非反転入力端
子４を構成し、トランジスタＱ２ａのベースとトランジ
スタＱ２．のベースとの共通接続点は対称グツシープル
増幅回路の反転入力端子５を構成している。出力トラン
ジスタＱ４ＣＬのエミッタと出力トランジスタＱ４．の
エミッタとは各エミッタ抵抗ｌａ８を経て接続され、こ
れらエミッタ抵抗の共通接続点が対称プツシニブル増幅
回路の出力端子６を構成している。
このような従来の対称型グツシープル増幅回路では、ド
ライバトランジスタＱ３（ｚｔＱ３ｂの共通バイアス電
流■３と出力トランジスタＱ４ｃＬｔＱ４６の共通バイ
アス電流工、とけ、はぼ の関係にあり、バイアス電流■３が変動すればバイアス
電１ｔＩ４も変動することになる。したがって、出力を
一定にするには、バイアス電ａＩ５を一定にしなければ
ならない。
ライバトランジスタＱ３（ｚｔＱ３ｂの共通バイアス電
流■３と出力トランジスタＱ４ｃＬｔＱ４６の共通バイ
アス電流工、とけ、はぼ の関係にあり、バイアス電流■３が変動すればバイアス
電１ｔＩ４も変動することになる。したがって、出力を
一定にするには、バイアス電ａＩ５を一定にしなければ
ならない。
ドライバトランジスタＱ３（Ｌ、Ｑ５ｂのバイアス電流
■３を一定にするためには、これらトランジスタのエミ
ッタに抵抗ＦＬ２ ａ ＋ ”２ ｂをそれぞれ挿入し
なければならない。しかし、これら抵抗を挿入するとプ
ツシ−ゾル増幅回路の利得が下がるという問題が生じる
。そこで、バイパスコンデンサｃＦ、ｔ−抵抗”２ ａ
ｔＦＬ２５にそれぞれ並列に接続すれば、高域の利得
は解決されるが、低域では低い利得になシ周波数選択性
を持ってしまうという欠点を生じる。パイ・ぐスコンデ
ンサＣつの挿入は、大量の負帰還を施す増幅回路では安
定性の面からも好ましくない。
■３を一定にするためには、これらトランジスタのエミ
ッタに抵抗ＦＬ２ ａ ＋ ”２ ｂをそれぞれ挿入し
なければならない。しかし、これら抵抗を挿入するとプ
ツシ−ゾル増幅回路の利得が下がるという問題が生じる
。そこで、バイパスコンデンサｃＦ、ｔ−抵抗”２ ａ
ｔＦＬ２５にそれぞれ並列に接続すれば、高域の利得
は解決されるが、低域では低い利得になシ周波数選択性
を持ってしまうという欠点を生じる。パイ・ぐスコンデ
ンサＣつの挿入は、大量の負帰還を施す増幅回路では安
定性の面からも好ましくない。
以上のように従来の対称型ブツシュゾル増幅回路は
（１） バイアス電流が不安定でバラツキが大きい（
２）低域で十分な利得が得られない （３） バイアス電流を安定にしようとすると利得が
小さくなる 等の欠点があった。
２）低域で十分な利得が得られない （３） バイアス電流を安定にしようとすると利得が
小さくなる 等の欠点があった。
本発明の目的は直流領域までの広帯域性を有しかつ高い
利得を持つブツシュゾル増幅回路を提供することである
。
利得を持つブツシュゾル増幅回路を提供することである
。
上記の目的を達成する為に、本発明によるブツシュゾル
増幅回路においては駆動出力段から逆相信号発生段へ該
駆動出方段の直流バイアス電流の一部を同相負帰還する
帰還回路をもうけて駆動出力段を流れるバイアス電流を
一定にして、回路の動作を安定にしている。
増幅回路においては駆動出力段から逆相信号発生段へ該
駆動出方段の直流バイアス電流の一部を同相負帰還する
帰還回路をもうけて駆動出力段を流れるバイアス電流を
一定にして、回路の動作を安定にしている。
第２図は、本発明の一実施例を示す回路図である。図中
、第１図と同じ要素には同一の番号または符号を付して
示す。この実施例は、ドライバトランジスタＱ３ａ＋Ｑ
３６のバイアス電流■３を検出する極性の異なる２つの
ＮＰＮトランジスタＱ５ａ、ＥＰＮＰ トランジスタＱ
５．とを備えている。これらトランジスタのベースは、
電圧変換用抵抗凡の両端に接続されている。また、トラ
ンジスタＱ５．およびＱ５．のベース間には、大容量の
コンデンサＣが接続されている。トランジスタＱ５（Ｌ
ｓＱ５６のエミッタはダイオードＤ４を介して共通に接
続されてぃる。また、トランジスタＱ５ａ、のコレクタ
はカレントミラーを構成するトランジスタＱ６ｃＬ１ダ
イオードＤ３ａに接続され、トランジスタＱ６Ｇのコレ
クタは差動増幅回路１αのトランジスタＱ１（Ｌ’Ｑ２
（Ｚの共通エミッタに接続されている。トランジスタＱ
５．のコレクタはカレントミラーを構成するトランジス
タＱ６６、ダイオードＤ３．に接続され、トランジスタ
Ｑ６ｂのコレクタは差動増幅回路１ｂのトランジスタＱ
１１ ＋Ｑ２６の共通エミッタに接続されている。
、第１図と同じ要素には同一の番号または符号を付して
示す。この実施例は、ドライバトランジスタＱ３ａ＋Ｑ
３６のバイアス電流■３を検出する極性の異なる２つの
ＮＰＮトランジスタＱ５ａ、ＥＰＮＰ トランジスタＱ
５．とを備えている。これらトランジスタのベースは、
電圧変換用抵抗凡の両端に接続されている。また、トラ
ンジスタＱ５．およびＱ５．のベース間には、大容量の
コンデンサＣが接続されている。トランジスタＱ５（Ｌ
ｓＱ５６のエミッタはダイオードＤ４を介して共通に接
続されてぃる。また、トランジスタＱ５ａ、のコレクタ
はカレントミラーを構成するトランジスタＱ６ｃＬ１ダ
イオードＤ３ａに接続され、トランジスタＱ６Ｇのコレ
クタは差動増幅回路１αのトランジスタＱ１（Ｌ’Ｑ２
（Ｚの共通エミッタに接続されている。トランジスタＱ
５．のコレクタはカレントミラーを構成するトランジス
タＱ６６、ダイオードＤ３．に接続され、トランジスタ
Ｑ６ｂのコレクタは差動増幅回路１ｂのトランジスタＱ
１１ ＋Ｑ２６の共通エミッタに接続されている。
以上のような対称型ジノシュプル増幅回路において、ド
ライバトランジスタＱ５ａ、Ｑ５ｂのバイアス電流Ｉ３
が増大すると、電圧変換用抵抗Ｒの両端間の電圧が増大
し、トランジスタＱ５ＣＬ、Ｑ５．のベース電圧が増大
する結果、これらトランジスタＱ５．ｚ＋Ｑ５６のコレ
クタ電流が増大する。その結果、カレントミラーのトラ
ンジスタＱ６（Ｌ、Ｑ６．のコレクタ電流が増大する。
ライバトランジスタＱ５ａ、Ｑ５ｂのバイアス電流Ｉ３
が増大すると、電圧変換用抵抗Ｒの両端間の電圧が増大
し、トランジスタＱ５ＣＬ、Ｑ５．のベース電圧が増大
する結果、これらトランジスタＱ５．ｚ＋Ｑ５６のコレ
クタ電流が増大する。その結果、カレントミラーのトラ
ンジスタＱ６（Ｌ、Ｑ６．のコレクタ電流が増大する。
カレントミラーのトランジスタＱ６ａのコレクタ電流と
差動増幅回路１αのトランジスタＱ１ａ、Ｑ２ａの各エ
ミッタ電流との和は、電流源３の電流■２に等しく、か
つ、カレントミラーのトランジスタＱ６．のコレクタ電
流と差動増幅回路１ｂのトランジスタＱ１６ ＋Ｑ２６
の各エミッタ電流との和は、電流源２の電流■１に等し
いから、カレントミラーのトランジスタＱ６ａ＋Ｑ６ｂ
の各コレクタ電流が増大すれば、差動増幅回路１αのト
ランジスタＱ、ａ。
差動増幅回路１αのトランジスタＱ１ａ、Ｑ２ａの各エ
ミッタ電流との和は、電流源３の電流■２に等しく、か
つ、カレントミラーのトランジスタＱ６．のコレクタ電
流と差動増幅回路１ｂのトランジスタＱ１６ ＋Ｑ２６
の各エミッタ電流との和は、電流源２の電流■１に等し
いから、カレントミラーのトランジスタＱ６ａ＋Ｑ６ｂ
の各コレクタ電流が増大すれば、差動増幅回路１αのト
ランジスタＱ、ａ。
Ｑ２．の共通エミッタ電流および差動増幅回路１ｂのト
ランジスタＱ１６ ＋Ｑ２６の共通エミッタ電流は減少
する。共通エミッタ電流が減少すると、トランジスタＱ
１ａ、Ｑ２（ＬおよびトランジスタＱ１６＋Ｑ２６の各
コ・レクタ電流が減少し、その結果抵抗Ｒ４ａ、Ｒ１，
の電圧降下が減少し、ドライバトランジスタＱ３ｃＬＩ
Ｑ３６０ベース電圧が減少する。ドライバトランジスタ
ｑ３（ＬｆｆＱ５６のベース電圧が減少すると、これら
トランジスタのバイアス電流■３が減少する。以上のよ
うな帰還ループで、同相負帰還がかけられる。このルー
プ利得が十分大きければ、ドライバトランジスタのＱ５
ａ＋Ｑ５ｂのバイアス電流゛■３および出力トランジス
タＱ４ａ、Ｑ４．のバイアス電流■４はほぼ次式で決定
される。
ランジスタＱ１６ ＋Ｑ２６の共通エミッタ電流は減少
する。共通エミッタ電流が減少すると、トランジスタＱ
１ａ、Ｑ２（ＬおよびトランジスタＱ１６＋Ｑ２６の各
コ・レクタ電流が減少し、その結果抵抗Ｒ４ａ、Ｒ１，
の電圧降下が減少し、ドライバトランジスタＱ３ｃＬＩ
Ｑ３６０ベース電圧が減少する。ドライバトランジスタ
ｑ３（ＬｆｆＱ５６のベース電圧が減少すると、これら
トランジスタのバイアス電流■３が減少する。以上のよ
うな帰還ループで、同相負帰還がかけられる。このルー
プ利得が十分大きければ、ドライバトランジスタのＱ５
ａ＋Ｑ５ｂのバイアス電流゛■３および出力トランジス
タＱ４ａ、Ｑ４．のバイアス電流■４はほぼ次式で決定
される。
ことに、ｖＢＦ、５（ＬはトランジスタＱ５．のベース
・エミッタ間の電圧％ ＶＢＥ５Ｊ＋はトランジスタＱ
５ｂのベース・エミッタ間の電圧、■ はダイオードＤ
４の順方向電圧である。したがってバイアス電流Ｉ３．
Ｉ。は、各トランジスタのノクラメータとは無関係にバ
ラフキなく一定となる。しかも上記帰還ループは信号に
対し同相帰還であるので信号に対しては全く影響を与え
ない。厳密に言えば、出力トランジスタＱ４ｃＬ＋Ｑ４
６の信号によるわずかなベース電流が抵抗Ｈに流れるの
でバイアス電流■３は多少変動するが、大容量コンデン
サＣによって完全に吸収されるので全く問題はない。
・エミッタ間の電圧％ ＶＢＥ５Ｊ＋はトランジスタＱ
５ｂのベース・エミッタ間の電圧、■ はダイオードＤ
４の順方向電圧である。したがってバイアス電流Ｉ３．
Ｉ。は、各トランジスタのノクラメータとは無関係にバ
ラフキなく一定となる。しかも上記帰還ループは信号に
対し同相帰還であるので信号に対しては全く影響を与え
ない。厳密に言えば、出力トランジスタＱ４ｃＬ＋Ｑ４
６の信号によるわずかなベース電流が抵抗Ｈに流れるの
でバイアス電流■３は多少変動するが、大容量コンデン
サＣによって完全に吸収されるので全く問題はない。
上記同相帰還ループ利得ＡβＣＯＭは、次式で表される
。
。
ことに、ｒｅ５はトランジスタＱ５（Ｌ＋ＱＳ＆の各等
価エミッタ抵抗、ｒＤ４はダイオードＤ４の動作抵抗、
ｈｆｅ３はドライバトランジスタＱ５ａ ＋Ｑ３ ｂの
各電流増幅率である。上式よシ明らかなように、ループ
利得は十分に大きくすることができる。
価エミッタ抵抗、ｒＤ４はダイオードＤ４の動作抵抗、
ｈｆｅ３はドライバトランジスタＱ５ａ ＋Ｑ３ ｂの
各電流増幅率である。上式よシ明らかなように、ループ
利得は十分に大きくすることができる。
第３図は、第２図の実施例の一部変形例であシ、第２図
のダイオードＤ４を除いて、トランジスタＱ５ｃＬのエ
ミッタとトランジスタＱ５．のエミッタとを直接に接続
し、ドライバトランジスタＱ５（Ｌ、Ｑ５ｂと抵抗Ｒと
の間に抵抗ＲＢをそれぞれ挿入している。
のダイオードＤ４を除いて、トランジスタＱ５ｃＬのエ
ミッタとトランジスタＱ５．のエミッタとを直接に接続
し、ドライバトランジスタＱ５（Ｌ、Ｑ５ｂと抵抗Ｒと
の間に抵抗ＲＢをそれぞれ挿入している。
この実施例によれば、第２図の実施例同様に同相の負帰
還がかけられ、ドライバトランジスタＱ３ （Ｚ ＩＱ
３．のバイアス電流は一定に保持される。そして、ドラ
イバトランジスタＱ３ ＣＬｓＱ５ ｂのバイアス電流
■５、出力トランジスタＱ４ａ、、Ｑ４．のバイアス電
ａ Ｉ４、同相負帰還のループ利得Ａβ、。つは、次式
のように表される。
還がかけられ、ドライバトランジスタＱ３ （Ｚ ＩＱ
３．のバイアス電流は一定に保持される。そして、ドラ
イバトランジスタＱ３ ＣＬｓＱ５ ｂのバイアス電流
■５、出力トランジスタＱ４ａ、、Ｑ４．のバイアス電
ａ Ｉ４、同相負帰還のループ利得Ａβ、。つは、次式
のように表される。
ｖ＋Ｖ
Ｉ −□ −・・・・・・・・ （５）３
Ｒ これら式よシバイアスミ流Ｉ３．Ｉ。は各トランジスタ
のｉ！ラメータとは無関係にバラツキなく一定であシ、
かつ、ループ利得も十分に大きいことがわかる。
Ｒ これら式よシバイアスミ流Ｉ３．Ｉ。は各トランジスタ
のｉ！ラメータとは無関係にバラツキなく一定であシ、
かつ、ループ利得も十分に大きいことがわかる。
第４図は、第３図の実施例のさらに変形例を示す。５こ
の回路によれば、入力段のトランジスタＱｙｃＬ＋Ｑ７
、のエミッタを共通接続しているので極めて大きなス
ルーレートを得ることができる。
の回路によれば、入力段のトランジスタＱｙｃＬ＋Ｑ７
、のエミッタを共通接続しているので極めて大きなス
ルーレートを得ることができる。
第５図は、本発明のさらに他の実施例を示す回路図であ
る。第２図に示す実施例の要素と同一の要素には同一の
番号または符号を付して示す。この実施例によれば、ド
ライバトランスＱ５（１，、Ｑ５６にはこれらを駆動す
るペース接地型のプリドライバトランジスタＱ８ｃＬＩ
Ｑ８６がカスコード（縦続）接続され、プリドライバト
ランジスタＱＢ 、＋ＱＢ ６のエミッタに抵抗Ｒ／２
がそれぞれ接続されている。これら抵抗の他端は、検出
トランジスタＱ５ａ＋Ｑ５６のベースにそれぞれ接続さ
れている。
る。第２図に示す実施例の要素と同一の要素には同一の
番号または符号を付して示す。この実施例によれば、ド
ライバトランスＱ５（１，、Ｑ５６にはこれらを駆動す
るペース接地型のプリドライバトランジスタＱ８ｃＬＩ
Ｑ８６がカスコード（縦続）接続され、プリドライバト
ランジスタＱＢ 、＋ＱＢ ６のエミッタに抵抗Ｒ／２
がそれぞれ接続されている。これら抵抗の他端は、検出
トランジスタＱ５ａ＋Ｑ５６のベースにそれぞれ接続さ
れている。
本実施例対称型グツシープル増幅回路によれば、ドライ
バトランジスタＱ５ ａｒ Ｑ３６の共通バイアス電流
が増大すると、プリドライバトランジスタＱ８ａ。
バトランジスタＱ５ ａｒ Ｑ３６の共通バイアス電流
が増大すると、プリドライバトランジスタＱ８ａ。
Ｑ８．の共通バイアス電流Ｉ３′が増大する。その結果
、検出トランジスタＱ５ （ｚ ＋ Ｑ５６０ベース電
流が増大して、それらのコレクタ電流が増大する。これ
により、差動増幅回路１αのトランジスタＱ１ａ、Ｑ２
（Ｌの共通エミッタ電流および差動増幅回路ｌｂのトラ
ンジスタＱ’１６ ＊Ｑ２６の共通エミッタ電流が減少
し、その結果プリドライバトランジスタＱ８ ａ ＋
Ｑ８１の共通バイアス電流Ｉ ３／が減少し、したがっ
てドライバトランジスタＱ３（ｚ ｔＱ３６の共通バイ
アス電流■３が減少する。このような動作帰還ルーツで
同相負帰還がかけられる。そして、共通バイアス電流Ｉ
５゜■４は次式で表される。
、検出トランジスタＱ５ （ｚ ＋ Ｑ５６０ベース電
流が増大して、それらのコレクタ電流が増大する。これ
により、差動増幅回路１αのトランジスタＱ１ａ、Ｑ２
（Ｌの共通エミッタ電流および差動増幅回路ｌｂのトラ
ンジスタＱ’１６ ＊Ｑ２６の共通エミッタ電流が減少
し、その結果プリドライバトランジスタＱ８ ａ ＋
Ｑ８１の共通バイアス電流Ｉ ３／が減少し、したがっ
てドライバトランジスタＱ３（ｚ ｔＱ３６の共通バイ
アス電流■３が減少する。このような動作帰還ルーツで
同相負帰還がかけられる。そして、共通バイアス電流Ｉ
５゜■４は次式で表される。
工３＝ｖ、μ
、 ・・・・・・・・・・（８）Ｔ−、几
・、 ｒ 、＝−＝＝ （９）ＲＦ。
・、 ｒ 、＝−＝＝ （９）ＲＦ。
共通バイアス電流Ｉ３．Ｉ４は、各トランジスタのパラ
メータとは無関係に一義的に定められるので一定となる
。
メータとは無関係に一義的に定められるので一定となる
。
第６図は、第５図の実施例の変形例を示す。この実施例
によれば、差動増幅回路１ｃＬのトランジスタＱ１ｃＬ
、Ｑ２ａノ工εツタと差動増幅回路ｌｂのトランジスタ
Ｑ１１ ＋Ｑ２６のエミッタとが共通に接続されている
ので極めて大きなスルーレートが得られる。
によれば、差動増幅回路１ｃＬのトランジスタＱ１ｃＬ
、Ｑ２ａノ工εツタと差動増幅回路ｌｂのトランジスタ
Ｑ１１ ＋Ｑ２６のエミッタとが共通に接続されている
ので極めて大きなスルーレートが得られる。
以上説明した実施例はすべて正負対称型のシンシープル
増幅回路としだが、正確に対称である必要はなく、例え
ばＩＣ化したような場合忙、高い電流増幅率り、８や高
域しゃ断層波数ｆＴの得られにくいＰＮＰ ）う／ソス
タ例えばトランジスタＱ３ｃＬは第７図に示すようにＮ
ＰＮトランジスタと組合せてインバーテツド構造として
もよい。
増幅回路としだが、正確に対称である必要はなく、例え
ばＩＣ化したような場合忙、高い電流増幅率り、８や高
域しゃ断層波数ｆＴの得られにくいＰＮＰ ）う／ソス
タ例えばトランジスタＱ３ｃＬは第７図に示すようにＮ
ＰＮトランジスタと組合せてインバーテツド構造として
もよい。
効 果
本発明によれば、同相負帰還をかけることによ、ってド
ライバトランジスタあるいはプリドライバトランジスタ
のバイアス電流が一定になるようにしているので、 （１）各段のバイアス電流が安定しておりバラツキがな
い （２）周波数選択性を有さないので直流領域まで一定の
広帯域な利得が得られる （３）高い利得を有する プッシュプル増幅回路を得ることが可能となる。
ライバトランジスタあるいはプリドライバトランジスタ
のバイアス電流が一定になるようにしているので、 （１）各段のバイアス電流が安定しておりバラツキがな
い （２）周波数選択性を有さないので直流領域まで一定の
広帯域な利得が得られる （３）高い利得を有する プッシュプル増幅回路を得ることが可能となる。
第１図は、従来の対称型ゾノシ１．ｆル増幅回路の回路
図、 第２図は、本発明の一実施例の回路図、第３図は、第２
図の実施例の変形例の回路図、第４図は、第３図の実施
例の変形例の回路図、第５図は、本発明のさらに他の実
施例の回路図、第６図は、第５図の実施例の変形例の回
路、第７図は、ＰＮＰ）ランゾスタをＮＰＮ）う／ジス
タと組合せた例を示す回路図である。 主要部分の符号の説明 １α、■ｂ・・差動増幅回路 ２．３・・・電流源 ４・・・非反転入力端
子５・・・反転入力端子 ６・・出力端子Ｑ・
・・トランジスタ Ｄ・・・ダイオードＲ７・
・抵抗
図、 第２図は、本発明の一実施例の回路図、第３図は、第２
図の実施例の変形例の回路図、第４図は、第３図の実施
例の変形例の回路図、第５図は、本発明のさらに他の実
施例の回路図、第６図は、第５図の実施例の変形例の回
路、第７図は、ＰＮＰ）ランゾスタをＮＰＮ）う／ジス
タと組合せた例を示す回路図である。 主要部分の符号の説明 １α、■ｂ・・差動増幅回路 ２．３・・・電流源 ４・・・非反転入力端
子５・・・反転入力端子 ６・・出力端子Ｑ・
・・トランジスタ Ｄ・・・ダイオードＲ７・
・抵抗
Claims (3)
- （１）逆位相の信号電圧が入力される入力回路を有する
入力段と、増幅された信号電圧を出力する出力回路およ
びこの出力回路を駆動する駆動回路を有する出力段とを
備えるプッシュプル増幅回路であって、前記出力段が、
前記駆動回路を流れる電流を検出する検出回路と、この
検出回路の出力を前記入力段の前記入力回路に同相負帰
還させる帰還回路とを備え、前記同相負帰還により前記
駆動回路を流れる電流を一定にすることを特徴とするプ
ッシュプル増幅回路。 - （２）前記出力回路が２個の出力トランジスタを有し、
前記駆動回路が前記出力トランジスタをそれぞれ駆動す
る２個のドライバトランジスタを有し、前記検出回路が
、前記ドライバトランジスタの共通バイアス電流を検出
する極性の異なる２個のトランジスタを有し、前記検出
回路の前記トランジスタの出力電流を、前記入力段の前
記入力回路に同相負帰還して、前記駆動回路のドライバ
トランジスタの共通バイアス電流を一定にすることを特
徴とする特許請求の範囲第１項に記載のプッシュプル増
幅回路。 - （３）前記駆動回路が、前記ドライバトランジスタを駆
動する２個のプリドライバトランジスタをさらに有し、
前記検出回路が前記プリドライバトランジスタの共通の
バイアス電流を検出する極性の異なる２個のトランジス
タを有し、前記検出回路の前記トランジスタの出力電流
を、前記入力段の前記入力回路に同相負帰還して、前記
駆動回路のプリドライバトランジスタの共通バイアス電
流を一定にすることを特徴とする特許請求の範囲第２項
に記載のプッシュプル増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134956A JPS6113807A (ja) | 1984-06-29 | 1984-06-29 | プッシュプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134956A JPS6113807A (ja) | 1984-06-29 | 1984-06-29 | プッシュプル増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6113807A true JPS6113807A (ja) | 1986-01-22 |
Family
ID=15140500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134956A Pending JPS6113807A (ja) | 1984-06-29 | 1984-06-29 | プッシュプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249946A (ja) * | 1994-01-19 | 1995-09-26 | Japan Radio Co Ltd | Ａｂ級プッシュプル駆動回路、その駆動方法及びこれを用いたａｂ級電子回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717207A (en) * | 1980-07-04 | 1982-01-28 | Nippon Gakki Seizo Kk | Amplifying circuit |
| JPS5821906A (ja) * | 1981-07-31 | 1983-02-09 | Nippon Gakki Seizo Kk | 増幅器のバイアス回路 |
-
1984
- 1984-06-29 JP JP59134956A patent/JPS6113807A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717207A (en) * | 1980-07-04 | 1982-01-28 | Nippon Gakki Seizo Kk | Amplifying circuit |
| JPS5821906A (ja) * | 1981-07-31 | 1983-02-09 | Nippon Gakki Seizo Kk | 増幅器のバイアス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249946A (ja) * | 1994-01-19 | 1995-09-26 | Japan Radio Co Ltd | Ａｂ級プッシュプル駆動回路、その駆動方法及びこれを用いたａｂ級電子回路 |
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