JPS61144931A - 逓倍サンプリング回路 - Google Patents
逓倍サンプリング回路Info
- Publication number
- JPS61144931A JPS61144931A JP59267825A JP26782584A JPS61144931A JP S61144931 A JPS61144931 A JP S61144931A JP 59267825 A JP59267825 A JP 59267825A JP 26782584 A JP26782584 A JP 26782584A JP S61144931 A JPS61144931 A JP S61144931A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- punching
- input data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 title claims abstract description 30
- 238000004080 punching Methods 0.000 claims description 28
- 238000001514 detection method Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000011218 segmentation Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送路を介して入力するディジタル符号を標本
化して出力する逓倍テンブリング回路に関する。
化して出力する逓倍テンブリング回路に関する。
従来、この種の逓倍サンプリング回路は、入力するディ
ジタル符号をこのディジタル符号が標本化された周波数
ｆｏ （ディジタル符号の速度）のＮ（整数）倍の周波
数ｆ、の時計パルスで標本化する。この場合の標本化の
誤差ε１は 一１／ｆ１＜ｔ、≦＋１／ｆＩ の範囲となる。
ジタル符号をこのディジタル符号が標本化された周波数
ｆｏ （ディジタル符号の速度）のＮ（整数）倍の周波
数ｆ、の時計パルスで標本化する。この場合の標本化の
誤差ε１は 一１／ｆ１＜ｔ、≦＋１／ｆＩ の範囲となる。
第３図は従来の逓倍サンプリング回路の一例を示す回路
図、また第３図は第２図の入出力データの一例を示すタ
イムチャートである。
図、また第３図は第２図の入出力データの一例を示すタ
イムチャートである。
図において、入力データは標本化周波数ｒｏ（例えば２
５６ｋＨｚ）で標本化されたディジタル符号からなる。
５６ｋＨｚ）で標本化されたディジタル符号からなる。
この入力データを標本化する標本化周波数ｆｘ （例え
ば２，０４８ＭＨｚ）は周波数ｆ。の整数Ｎ（例えば８
）倍を有する。Ｄ形７リツプフロツプ回路（以後り形Ｆ
Ｆ回路）２１は入力データを端子りへ、また標本化周波
数ｆ１の時計パルスを端子Ｃへそれぞれ入力し、出力デ
ータを端子Ｑから出力する。
ば２，０４８ＭＨｚ）は周波数ｆ。の整数Ｎ（例えば８
）倍を有する。Ｄ形７リツプフロツプ回路（以後り形Ｆ
Ｆ回路）２１は入力データを端子りへ、また標本化周波
数ｆ１の時計パルスを端子Ｃへそれぞれ入力し、出力デ
ータを端子Ｑから出力する。
この場合、第３図に示すように入力データＡが標本化周
波数ｆ、のパルスａの立上シ時点、すなわち打抜時点直
後にパルスが立上ると、打抜時点となる出力データＣの
立上シはパルスａの次のパルスｂの立上）時点となる。
波数ｆ、のパルスａの立上シ時点、すなわち打抜時点直
後にパルスが立上ると、打抜時点となる出力データＣの
立上シはパルスａの次のパルスｂの立上）時点となる。
従って、出力データＣは立上シ時点が周波数ｆ１のほぼ
１周期分、すなわち１／ｆ、たけ遅れ、出力データの符
号パルスが短縮される。
１周期分、すなわち１／ｆ、たけ遅れ、出力データの符
号パルスが短縮される。
一方、入力データＢは標本化周波数ｆ、のパルスＣの立
上り時点直後に立下るので、打抜時点となる出力データ
の立下シはパルスＣの次のパルスｄの立上少時点となる
。従って、前述同様周波数ｆ。
上り時点直後に立下るので、打抜時点となる出力データ
の立下シはパルスＣの次のパルスｄの立上少時点となる
。従って、前述同様周波数ｆ。
のほぼ１周期分、すなわち１／ｆ１ だけ遅れ、出力デ
ータのパルス長は最大±１／ｆ１の誤差を有する。
ータのパルス長は最大±１／ｆ１の誤差を有する。
この誤差は標本化周波数ｆ＋ （＝Ｎ−ｆｏ ）を大き
く、すなわちＮを大きくすれば小さくできる。
く、すなわちＮを大きくすれば小さくできる。
上述した従来の逓倍サンプリング回路は、標本化されて
入力するディジタル符号の速度、すなわち標本化周波数
ｆ０のＮ倍の標本化周波数ｆ、の時計パルスを、逓倍サ
ンブリング回路を含むシステムから取出して使用するの
で、精度が限定されるという問題点があった。
入力するディジタル符号の速度、すなわち標本化周波数
ｆ０のＮ倍の標本化周波数ｆ、の時計パルスを、逓倍サ
ンブリング回路を含むシステムから取出して使用するの
で、精度が限定されるという問題点があった。
本発明の目的は、上記問題点を解決し簡単な逓倍回路を
付加して出力符号のパルス長の誤差を従来回路の１／２
にし、精度を向上させる逓倍サンプリング回路を提供す
ることにある。
付加して出力符号のパルス長の誤差を従来回路の１／２
にし、精度を向上させる逓倍サンプリング回路を提供す
ることにある。
本発明の逓倍サンプリング回路は、ディジタル符号の入
力データを入力し且つディジタル符号の速度の整数倍の
周波数を有する時計パルスを打抜パルスとしてシステム
から取出して、一方には直接にまた他方にはインバータ
ヤ幸を介し反転させてそれぞれ入力する入力データの第
１、第２の打抜手段と、これら二つの打抜手段の出力パ
ルスがいずれか一方だけのときパルスを出力する変化点
検出手段と、この変化点検出手段の出力を打抜ノくルス
として入力データを打抜き出力データを出力する第３の
打抜手段具とを備える。
力データを入力し且つディジタル符号の速度の整数倍の
周波数を有する時計パルスを打抜パルスとしてシステム
から取出して、一方には直接にまた他方にはインバータ
ヤ幸を介し反転させてそれぞれ入力する入力データの第
１、第２の打抜手段と、これら二つの打抜手段の出力パ
ルスがいずれか一方だけのときパルスを出力する変化点
検出手段と、この変化点検出手段の出力を打抜ノくルス
として入力データを打抜き出力データを出力する第３の
打抜手段具とを備える。
また、一つの具体回路は、第１〜第３の打抜手段として
Ｄ形７リツプフロツプ（ＦＦ）回路を、また変化点検出
手段として排他的論理和回路を、それぞれ使用し、Ｄ形
ＦＦ回路ではデータ入力端子に入力データが、またクロ
ック入力端子に時計パルスまたは打抜パルスがそれぞれ
入力し出力端子からデータを出力する。
Ｄ形７リツプフロツプ（ＦＦ）回路を、また変化点検出
手段として排他的論理和回路を、それぞれ使用し、Ｄ形
ＦＦ回路ではデータ入力端子に入力データが、またクロ
ック入力端子に時計パルスまたは打抜パルスがそれぞれ
入力し出力端子からデータを出力する。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す機能ブロック図、また
第２図は第１図に示す回路の入出力データの一例を示す
タイムチャートである。
第２図は第１図に示す回路の入出力データの一例を示す
タイムチャートである。
図においてＭｌの打抜手段であるＤ形ＦＦ回路４１は、
入力データを端子りへ、標本化周波数（例えば２，０４
８ＭＨｚ ） ｆ、の時計パルスを打抜パルスとして端
子Ｃへそれぞれ入力する。Ｍ２の打抜手段であるＤ形Ｆ
Ｆ回路４２は入力データを端子りへ、標本化周波数ｆ１
の時計パルスをインバータ（ＩＮＶ）４０を介し打抜パ
ルスとして端子Ｃへ、それぞれ入力する。横比点検出手
段である排他的論理和回路（ＸＯＲ）４３はＤ形ＦＦ回
路４１．４２両者の端子Ｑからの出力を入力とする。第
３の打抜手段であるＤ形ＦＦ回路４４は入力データを端
子りへ、また排他的論理和回路４３の出力を打抜パルス
として端子Ｃへそれぞれ入力し、端子Ｑかから出力デー
タを出力する。
入力データを端子りへ、標本化周波数（例えば２，０４
８ＭＨｚ ） ｆ、の時計パルスを打抜パルスとして端
子Ｃへそれぞれ入力する。Ｍ２の打抜手段であるＤ形Ｆ
Ｆ回路４２は入力データを端子りへ、標本化周波数ｆ１
の時計パルスをインバータ（ＩＮＶ）４０を介し打抜パ
ルスとして端子Ｃへ、それぞれ入力する。横比点検出手
段である排他的論理和回路（ＸＯＲ）４３はＤ形ＦＦ回
路４１．４２両者の端子Ｑからの出力を入力とする。第
３の打抜手段であるＤ形ＦＦ回路４４は入力データを端
子りへ、また排他的論理和回路４３の出力を打抜パルス
として端子Ｃへそれぞれ入力し、端子Ｑかから出力デー
タを出力する。
従って、Ｄ形ＦＦ回路４１は標本化周波数ｆ、の時計パ
ルスの立上シで入力データを打抜いて出力し、一方り形
ＦＦ回路４２は時計パルスの立下シで打抜いて出力する
ので、排他的論理和回路４３は入力データの変化点の次
に現われる時計ノくルスでＤ形ＦＦ回路４１または４２
の早い方に対応する時計パルスを出力する。たとえば第
５図に示すように、標本化周波数ｆ１の時計パルスｅの
途中で入力データＡが立上ったとき、時計パルスｅの次
の変化点、すなわち立下シ時点が排他的論理和口ｊ！ｉ
！４３の出力時点となシＤ形ＦＦ回路４４の出力データ
Ｅが立上るので、出力データＥの立上シは最大１／２ｆ
、の遅れとなシ、パルスが短縮される。
ルスの立上シで入力データを打抜いて出力し、一方り形
ＦＦ回路４２は時計パルスの立下シで打抜いて出力する
ので、排他的論理和回路４３は入力データの変化点の次
に現われる時計ノくルスでＤ形ＦＦ回路４１または４２
の早い方に対応する時計パルスを出力する。たとえば第
５図に示すように、標本化周波数ｆ１の時計パルスｅの
途中で入力データＡが立上ったとき、時計パルスｅの次
の変化点、すなわち立下シ時点が排他的論理和口ｊ！ｉ
！４３の出力時点となシＤ形ＦＦ回路４４の出力データ
Ｅが立上るので、出力データＥの立上シは最大１／２ｆ
、の遅れとなシ、パルスが短縮される。
同様に、時計パルスｆ、の途中で入力パルスＢの立下シ
時点があるときは、Ｄ形ＦＦ回路４４の出力データＦの
立下シは最大１／２ｆ、の遅れとなシ、パルスは伸長さ
れる。こうして、排他的論理和回路４３の出力は出力デ
ータの変化点を現わすパルスとなシ、また標本化の誤差
は従来の±１／ｆ１から±１／２ ｆ、の範囲に縮まる
。
時点があるときは、Ｄ形ＦＦ回路４４の出力データＦの
立下シは最大１／２ｆ、の遅れとなシ、パルスは伸長さ
れる。こうして、排他的論理和回路４３の出力は出力デ
ータの変化点を現わすパルスとなシ、また標本化の誤差
は従来の±１／ｆ１から±１／２ ｆ、の範囲に縮まる
。
上記実施例ではＤ形ＦＦ回路および排他的論理和回路に
よる構成を図示して説明したが、標本化周波数を有する
時計パルスを直接入力および反転入力した信号それぞれ
により入力データを２倍の周波数で標本化し入力データ
の変化点が現れたときに最初の正常パルスを出力して、
それを出力データ形成用の時計パルスとする回路が従来
の回路（Ｄ形ＦＦ［ｇ路）に付加されればよい。また本
実雄側ではインバータにより時計の反転パルスを形成し
たが、システムが標本化周波数による反転した時計パル
スを有する場合はインバータは不要である。
よる構成を図示して説明したが、標本化周波数を有する
時計パルスを直接入力および反転入力した信号それぞれ
により入力データを２倍の周波数で標本化し入力データ
の変化点が現れたときに最初の正常パルスを出力して、
それを出力データ形成用の時計パルスとする回路が従来
の回路（Ｄ形ＦＦ［ｇ路）に付加されればよい。また本
実雄側ではインバータにより時計の反転パルスを形成し
たが、システムが標本化周波数による反転した時計パル
スを有する場合はインバータは不要である。
以上説明したように本発明は、入力する打抜パルスに使
用する時計パルスを一方は直接に、他方は位相を反転さ
せて打抜パルスとし入力データのパルス変化点を時計パ
ルスの１８０度の位相内に置くことによシ、漱子化をデ
ィジタル回路だけで容易にかつ経済的に実現できる効果
がめる。
用する時計パルスを一方は直接に、他方は位相を反転さ
せて打抜パルスとし入力データのパルス変化点を時計パ
ルスの１８０度の位相内に置くことによシ、漱子化をデ
ィジタル回路だけで容易にかつ経済的に実現できる効果
がめる。
第１図は本発明の実施例を示す機能ブロック図、第２図
は第１図の動作を示すタイムチャート、第３図は従来の
逓倍サンプリング回路のプｐ２り図、第４図は第３図の
動作を示すタイムチャートである。 ４１、４２．４４・・・・・・Ｄ形７リツプフロ、ブ回
路（打抜手段）、４３・・・・・・排他的論理和回路（
変化点検出手段）。 Ｉ〜Ｎ、 ＄ ３ 図 第 ４ＴＩ！Ｊ
は第１図の動作を示すタイムチャート、第３図は従来の
逓倍サンプリング回路のプｐ２り図、第４図は第３図の
動作を示すタイムチャートである。 ４１、４２．４４・・・・・・Ｄ形７リツプフロ、ブ回
路（打抜手段）、４３・・・・・・排他的論理和回路（
変化点検出手段）。 Ｉ〜Ｎ、 ＄ ３ 図 第 ４ＴＩ！Ｊ
Claims (2)
- （１）ディジタル符号の入力データを入力し且つ前記デ
ィジタル符号の速度の整数倍の周波数を標本化周波数と
して有する時計パルスを打抜パルスとして前記入力デー
タを打抜く第１の打抜手段と、前記入力データを直接入
力し前記時計パルスの位相を反転して入力して前記入力
データを打抜く第２の打抜手段と、第１および第２の打
抜手段の打抜き出力パルスが何れか一方だけのときパル
スを出力する変化点検出手段と、この変化点検出手段の
出力を打抜パルスとして前記入力データを打抜く第３の
打抜手段とを有し、前記第３の打抜手段の出力を出力デ
ータとすることを特徴とする逓倍サンプリング回路。 - （２）前記第１、第２および第３の打抜回路がそれぞれ
Ｄ形フリップフロップ回路で、前記変換点検出手段が排
他的論理和回路である特許請求の範囲第（１）項記載の
逓倍サンプリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267825A JPS61144931A (ja) | 1984-12-19 | 1984-12-19 | 逓倍サンプリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267825A JPS61144931A (ja) | 1984-12-19 | 1984-12-19 | 逓倍サンプリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144931A true JPS61144931A (ja) | 1986-07-02 |
Family
ID=17450130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267825A Pending JPS61144931A (ja) | 1984-12-19 | 1984-12-19 | 逓倍サンプリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171027U (ja) * | 1987-04-24 | 1988-11-08 | ||
| JPH03117208A (ja) * | 1989-09-29 | 1991-05-20 | Nec Corp | データ保持回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451710A (en) * | 1977-10-03 | 1979-04-23 | Fujitsu Ltd | Bit phase synchronizing circuit |
| JPS59191927A (ja) * | 1983-03-26 | 1984-10-31 | Fuji Facom Corp | 同期回路 |
-
1984
- 1984-12-19 JP JP59267825A patent/JPS61144931A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451710A (en) * | 1977-10-03 | 1979-04-23 | Fujitsu Ltd | Bit phase synchronizing circuit |
| JPS59191927A (ja) * | 1983-03-26 | 1984-10-31 | Fuji Facom Corp | 同期回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171027U (ja) * | 1987-04-24 | 1988-11-08 | ||
| JPH03117208A (ja) * | 1989-09-29 | 1991-05-20 | Nec Corp | データ保持回路 |
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