JPH04180408A - ノイズフィルター回路 - Google Patents
ノイズフィルター回路Info
- Publication number
- JPH04180408A JPH04180408A JP30960190A JP30960190A JPH04180408A JP H04180408 A JPH04180408 A JP H04180408A JP 30960190 A JP30960190 A JP 30960190A JP 30960190 A JP30960190 A JP 30960190A JP H04180408 A JPH04180408 A JP H04180408A
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- JP
- Japan
- Prior art keywords
- input
- signal
- gate
- noise
- flop
- Prior art date
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- Pending
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- 230000000737 periodic effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はノイズフィルター回路に関し、特にノイズが重
畳されたデータ信号を扱う電気回路一般に関する。
畳されたデータ信号を扱う電気回路一般に関する。
従来のノイズフィルター回路は第５図に示すようにデー
タ信号をＤ端子入力に、制御クロック信号をクロック端
子に接続した１段目のＤ型フリップフロップと、前記り
型フリップフロップのＱ出力をＤ入力端子に、制御クロ
ック信号の反転信号をクロック端子に接続した２段目の
Ｄ型フリップフロップと、前記２個のＤ型フリップフロ
ップのＱ出力信号の論理積を行なう２入力ＮＡＮＤゲー
トを有している。
タ信号をＤ端子入力に、制御クロック信号をクロック端
子に接続した１段目のＤ型フリップフロップと、前記り
型フリップフロップのＱ出力をＤ入力端子に、制御クロ
ック信号の反転信号をクロック端子に接続した２段目の
Ｄ型フリップフロップと、前記２個のＤ型フリップフロ
ップのＱ出力信号の論理積を行なう２入力ＮＡＮＤゲー
トを有している。
データ信号は制御クロック信号の立上りエツジにて１段
目のＤ型フリップフロップにセットされたのち、制御ク
ロック信号の立下りエツジにて２段目のＤ型フリップフ
ロップにセットされる。次に、データ信号が制御クロッ
ク信号の立上りエツジから立下りエツジの間に″Ｈ″Ｈ
″ルを維持していれば、２入力ＮＡＮＤゲートの出力に
データ信号が“ＬＯ″レベルにて表われる。さてこのデ
ータ信号にノイズが重畳すると１段目のＤ型フリップフ
ロップにセットされても、２段目のＤ型フリップフロッ
プにセットされる時刻にデータ信号にノイズが無ければ
２入力ＮＡＮＤゲートの出力には信号が現われず、ノイ
ズを除去していた。
目のＤ型フリップフロップにセットされたのち、制御ク
ロック信号の立下りエツジにて２段目のＤ型フリップフ
ロップにセットされる。次に、データ信号が制御クロッ
ク信号の立上りエツジから立下りエツジの間に″Ｈ″Ｈ
″ルを維持していれば、２入力ＮＡＮＤゲートの出力に
データ信号が“ＬＯ″レベルにて表われる。さてこのデ
ータ信号にノイズが重畳すると１段目のＤ型フリップフ
ロップにセットされても、２段目のＤ型フリップフロッ
プにセットされる時刻にデータ信号にノイズが無ければ
２入力ＮＡＮＤゲートの出力には信号が現われず、ノイ
ズを除去していた。
この従来のノイズフィルター回路は制御クロック信号の
立上りエツジの時刻および立下りエツジの両方の時刻に
データ信号にノイズが重畳されてしまうと１段目および
２段目の両方のＤ型フリップフロップがセットされデー
タとして誤認識される問題点があった。
立上りエツジの時刻および立下りエツジの両方の時刻に
データ信号にノイズが重畳されてしまうと１段目および
２段目の両方のＤ型フリップフロップがセットされデー
タとして誤認識される問題点があった。
本発明のノイズフィルター回路は、データ信号と制御ク
ロック信号の論理積を行なう２入力ＮＡＮＤゲートと、
前記データ信号と今１つの制御クロック信号の論理和を
行なう２入力ＡＮＤゲートと、前記２入力ＮＡＮＤゲー
トの出力をセット側に、および前記２入力ＡＮＤケート
の圧力をリセット側に各々接続したＲ−８型フリップフ
ロップと、前記データ信号の反転信号と前記制御クロッ
ク信号の論理積を行なう２入力ＮＡＮＤゲートと、前記
データ信号の反転信号と前記今１つの制御クロック信号
の論理和を行なう２入力ＡＮＤゲートと、前記２入力Ｎ
ＡＮＤゲートの出力をセット側に、および前記２入力Ａ
ＮＤゲートの出力をリセット側に各々接続した今１つの
Ｒ−８型フリップフロップを備えている。
ロック信号の論理積を行なう２入力ＮＡＮＤゲートと、
前記データ信号と今１つの制御クロック信号の論理和を
行なう２入力ＡＮＤゲートと、前記２入力ＮＡＮＤゲー
トの出力をセット側に、および前記２入力ＡＮＤケート
の圧力をリセット側に各々接続したＲ−８型フリップフ
ロップと、前記データ信号の反転信号と前記制御クロッ
ク信号の論理積を行なう２入力ＮＡＮＤゲートと、前記
データ信号の反転信号と前記今１つの制御クロック信号
の論理和を行なう２入力ＡＮＤゲートと、前記２入力Ｎ
ＡＮＤゲートの出力をセット側に、および前記２入力Ａ
ＮＤゲートの出力をリセット側に各々接続した今１つの
Ｒ−８型フリップフロップを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。入力端子Ａにはノイ
ズが重畳されたデータ信号を供給する。
ズが重畳されたデータ信号を供給する。
入力端子ＢおよびＣは周期的な制御クロック信号を供給
する。１０はＲ−８型フリップフロップ、 。
する。１０はＲ−８型フリップフロップ、 。
１１は２入力ＮＡＮＤゲート、１２は２入力ＡＮＤゲー
ト、１３はインバータである。本実施例において出力端
子に現われる信号の意味を次に説明する。圧力端子りに
はデータ″Ｈ″レベル信号、出力端子Ｅにはデータ“Ｈ
″レベルノイズが重畳されていることを示す信号、出力
端子Ｆにはデータ“Ｌ″レベル信号および出力端子Ｇに
はデータ“Ｌ″レベル信号ノイズが重畳されていること
を示す信号が現われる。
ト、１３はインバータである。本実施例において出力端
子に現われる信号の意味を次に説明する。圧力端子りに
はデータ″Ｈ″レベル信号、出力端子Ｅにはデータ“Ｈ
″レベルノイズが重畳されていることを示す信号、出力
端子Ｆにはデータ“Ｌ″レベル信号および出力端子Ｇに
はデータ“Ｌ″レベル信号ノイズが重畳されていること
を示す信号が現われる。
次に動作について第２図を用いて説明する。
入力端子ＢおよびＣに第２図に示すように周期的な制御
クロック信号を入力後、入力端子Ａにノイズの重畳した
データ信号が印加されると第１図に示す本発明の論理動
作に従い、出力端子り。
クロック信号を入力後、入力端子Ａにノイズの重畳した
データ信号が印加されると第１図に示す本発明の論理動
作に従い、出力端子り。
Ｅ、ＦおよびＧには第２図に示す波形が現われる。
データ信号にノイズが無ければ、出力端子りおよびＦに
は１周期のデータ“Ｈ″およびデータ“Ｌ”が現われる
。一方入力端子Ａにノイズが重畳すると出力端子りおよ
びＦには１周期のデータ“Ｈ″および“Ｌ”が継続せず
、出力端子ＥおよびＧに波形が現われノイズが重畳され
たことを知ることかできる。
は１周期のデータ“Ｈ″およびデータ“Ｌ”が現われる
。一方入力端子Ａにノイズが重畳すると出力端子りおよ
びＦには１周期のデータ“Ｈ″および“Ｌ”が継続せず
、出力端子ＥおよびＧに波形が現われノイズが重畳され
たことを知ることかできる。
次に第３図は本発明の実兄例２である。
−点鎖線部は実兄例１の回路である。１４は実兄例１の
出力端子り、Ｅ、ＦおよびＧの圧力をとり込む４ビツト
Ｄ型フリップフロップ、１３はインバータ、１２は２入
力ＡＮＤゲート、Ｊは入力端子、ＫおよびＬは出力端子
である。
出力端子り、Ｅ、ＦおよびＧの圧力をとり込む４ビツト
Ｄ型フリップフロップ、１３はインバータ、１２は２入
力ＡＮＤゲート、Ｊは入力端子、ＫおよびＬは出力端子
である。
実施例２の動作について第４図を用いて説明する。入力
端子Ｊには周期的な制御クロック信号を入力すると出力
端子り、Ｅ、ＦおよびＧの信号は４ビツトＤ型フリップ
フロップにロードされた後、出力端子におよびＬには第
４図に示す信号が現われる。圧力端子Ｋにはデータ信号
、出力端子りにはノイズが重畳したことを示す信号が現
われる。
端子Ｊには周期的な制御クロック信号を入力すると出力
端子り、Ｅ、ＦおよびＧの信号は４ビツトＤ型フリップ
フロップにロードされた後、出力端子におよびＬには第
４図に示す信号が現われる。圧力端子Ｋにはデータ信号
、出力端子りにはノイズが重畳したことを示す信号が現
われる。
以上説明したように本発明は制御クロック信号を操作す
ることにより、ノイズをデータとして誤認識することが
無いという効果を有する。さらに本発明の出力端子にカ
ウンタな接続すればノイズの量を計数することもできる
効果がある。
ることにより、ノイズをデータとして誤認識することが
無いという効果を有する。さらに本発明の出力端子にカ
ウンタな接続すればノイズの量を計数することもできる
効果がある。
第１図は本発明の一実施例の回路図である。第２図は本
実施例のタイミングチャートである。第３図は他の実施
例の回路図である。第４図は本実施例のタイミングチャ
ートである。第５図は従来回路である。 １０・・・・・・Ｒ−８型フリップフロップ、１１・・
・・・・２入力ＮＡＮＤゲート、１２・・・・・・２入
力ＡＮＤゲート、１３・・・・・・インバータ、１４・
・・・・４ビツトＤ型フリップフロップ、１５・・川・
Ｄ型フリップフロップ、Ａ、Ｂ、Ｃ，Ｊ・・・・・・入
力端子、Ｄ、Ｅ。 Ｆ、Ｇ、に、Ｌ・・・・・・出力端子。 代理人 弁理士 内 原 晋 ｌρ：ｒニーｓ型フリッブフロッフ。 ／Ｉ：Ｚ入力〜Δ〜ρケ２ト ｌ？：２入力ＡＮＤゲート ／３ イシバータ ・ ／’１．Ｂ、Ｃ入力端子 ηＦ、んｑ、出力端テ 第４図 第２図 １３゛インバータ １２：？入力１１ＮＤゲ’−Ｌ ／４：４１ＸしＦＤヤノノッフフロッフ。 Ｊ！入力扁県テ 況し：出力ｊｔＪチ 第３図 第４図 β ／Ｉ：２１入力ΔγＮρゲー）− ／３： インハ゛−夕 〆夕［ｌ）型（ノソッノ°ノロツノ゛ 第 ５ しｄ
実施例のタイミングチャートである。第３図は他の実施
例の回路図である。第４図は本実施例のタイミングチャ
ートである。第５図は従来回路である。 １０・・・・・・Ｒ−８型フリップフロップ、１１・・
・・・・２入力ＮＡＮＤゲート、１２・・・・・・２入
力ＡＮＤゲート、１３・・・・・・インバータ、１４・
・・・・４ビツトＤ型フリップフロップ、１５・・川・
Ｄ型フリップフロップ、Ａ、Ｂ、Ｃ，Ｊ・・・・・・入
力端子、Ｄ、Ｅ。 Ｆ、Ｇ、に、Ｌ・・・・・・出力端子。 代理人 弁理士 内 原 晋 ｌρ：ｒニーｓ型フリッブフロッフ。 ／Ｉ：Ｚ入力〜Δ〜ρケ２ト ｌ？：２入力ＡＮＤゲート ／３ イシバータ ・ ／’１．Ｂ、Ｃ入力端子 ηＦ、んｑ、出力端テ 第４図 第２図 １３゛インバータ １２：？入力１１ＮＤゲ’−Ｌ ／４：４１ＸしＦＤヤノノッフフロッフ。 Ｊ！入力扁県テ 況し：出力ｊｔＪチ 第３図 第４図 β ／Ｉ：２１入力ΔγＮρゲー）− ／３： インハ゛−夕 〆夕［ｌ）型（ノソッノ°ノロツノ゛ 第 ５ しｄ
Claims (1)
- データ信号と制御クロック信号の論理積を行なう２入力
ＮＡＮＤゲートと、前記データ信号と今１つの制御クロ
ック信号の論理和を行なう２入力ＡＮＤゲートと、前記
２入力ＮＡＮＤゲートの出力をセット側に、および前記
２入力ＡＮＤゲートの出力をリセット側に各々接続した
Ｒ−Ｓ型フリップフロップと、前記データ信号の反転信
号と前記制御クロック信号の論理積を行なう２入力ＮＡ
ＮＤゲートと、前記データ信号の反転信号と前記今１つ
の制御クロック信号の論理和を行なう２入力ＡＮＤゲー
トと、前記２入力ＮＡＮＤゲートの出力をセット側に、
および前記２入力ＡＮＤゲートの出力をリセット側に各
々接続した今１つのＲ−Ｓ型フリップフロップとを備え
ることを特徴とするノイズフィルター回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30960190A JPH04180408A (ja) | 1990-11-15 | 1990-11-15 | ノイズフィルター回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30960190A JPH04180408A (ja) | 1990-11-15 | 1990-11-15 | ノイズフィルター回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180408A true JPH04180408A (ja) | 1992-06-26 |
Family
ID=17994997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30960190A Pending JPH04180408A (ja) | 1990-11-15 | 1990-11-15 | ノイズフィルター回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180408A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06125254A (ja) * | 1992-10-12 | 1994-05-06 | Nec Corp | クロック断検出回路 |
-
1990
- 1990-11-15 JP JP30960190A patent/JPH04180408A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06125254A (ja) * | 1992-10-12 | 1994-05-06 | Nec Corp | クロック断検出回路 |
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