JPS6114518U - モノリシツク・デユアルゲ−トｆｅｔミキサ - Google Patents

モノリシツク・デユアルゲ−トｆｅｔミキサ

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Publication number
JPS6114518U
JPS6114518U JP9711584U JP9711584U JPS6114518U JP S6114518 U JPS6114518 U JP S6114518U JP 9711584 U JP9711584 U JP 9711584U JP 9711584 U JP9711584 U JP 9711584U JP S6114518 U JPS6114518 U JP S6114518U
Authority
JP
Japan
Prior art keywords
dual gate
gate fet
monolithic dual
fet mixer
fet
Prior art date
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Pending
Application number
JP9711584U
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English (en)
Inventor
邦昭 三井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS6114518U publication Critical patent/JPS6114518U/ja
Pending legal-status Critical Current

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  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のモノリシツク●デュアルゲートＦＥＴ
ミキサのパターン図、第２図はこの考案の一実施例によ
る、モノリシツク・デュアルゲートＦＥＴミキサのパタ
ーン図、第３図はこの考案の中のショットキーダ．イオ
ー′ド容量の部分を示すパターン図、第４図は上記ショ
ットキーダイオード容量の断面図である。 １はデュアルゲートＦＥＴ， ２はソース電極、３は第
１ゲート電極、４は第２ゲート電極、５叫ｔ’ｓ／イン
電極、６ａはＲＦ入力整合インダクタンス、６ｂはｂ入
力整合インダクタンス、８はＧａＭ等の半導体基板、９
ａはＲＦ入力整合ショットキーダイオード容量、９ｂは
ＬＯ人力整合ショッ′トキーダイオード容量、１０は容
量制御バイアスーパッド、１１は接地パッド、１２は接
地側ショットキー電極、１３は入力側ショットキー電極
、１４は半導体活性層、１５は容量制御ショットキー電
極である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. デュアルゲートＦＥＴと、このＦＥＴの第１ゲートおよ
    び第２ゲート電極にそれぞれ接続された整合インダクタ
    ンスと、その整合インダクタンスに接続された並列ショ
    ツ、トキーダイオード容量により構成された整合回路を
    、同一半導体基板上に形成したことを特徴とするモノリ
    シツク・ディアルゲートＦＥＴミキサ。
JP9711584U 1984-06-28 1984-06-28 モノリシツク・デユアルゲ−トｆｅｔミキサ Pending JPS6114518U (ja)

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JP9711584U JPS6114518U (ja) 1984-06-28 1984-06-28 モノリシツク・デユアルゲ−トｆｅｔミキサ

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JP9711584U JPS6114518U (ja) 1984-06-28 1984-06-28 モノリシツク・デユアルゲ−トｆｅｔミキサ

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JPS6114518U true JPS6114518U (ja) 1986-01-28

Family

ID=30656642

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