JPS61147341A - 分岐制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は命令体系中に条件分岐命令や無条件分岐命令を
有する情報処理装置においての、これら分岐命令の実行
に際する制御方式に関するものである。

〔従来の技術〕

情報処理装置の演算部において命令の実行をする際、通
常の命令においては、現在実行中の命令の次に実行すべ
き命令のアドレスは現在実行中の命令もドレスに該命令
の命令長を加えたものとして容易に求まるから、そのア
ドレス値を計算して命令フェッチアドレスレジスタにセ
ットすることによ、り制御することが出来る。−方、条
件分岐命令においては、分岐すべき条件が整わないとき
には上述のような制御によって、次に実行すべき命令を
読み出すが、分岐すべき条件が整ったときには、該条件
分岐命令のオペランドで指定されるアドレスに分岐しな
ければならない。また、これらのアドレスは通常直接ア
ドレス値が指定されるものではなく、指定されたレジス
タの内容等の値を加算して実際に用いるアドレス値を導
出する必要がある。

従来、このような条件分岐命令の実行に係る分岐の場合
の制御方式として、分岐条件が整ったことが確認されて
から該条件分岐命令のオペランドで指定されるアドレス
を計算の上、これを命令フェッチアドレスレジスタにセ
ットシて、これＫよシ次に実行すべき命令の読み出しを
行なうと言う方式が採られるのが普通であった。

一方、処理の高速化を目的として予め命令をフェッチし
ておいて、該命令の実行に必要表置源を準備して置くと
言うような先行制御方式を採る情報処理装置においては
、分岐する場合に備えて予め分岐先アドレスを格納して
卦〈ための特別なレジスタを設け、これに予め分岐先ア
ドレスを格納しておいて、当該する分岐命令の実行に際
し、分岐する場合は該レジスタの内容を用いて命令をフ
ェッチする方式が採られていた。

更にこれらの情報処理装置が論理アドレスを扱うもので
あって、論理アドレスから実アドレスへの変換機構を有
するものである場合は、上述のいずれの方式の場合も、
命令フェッチアドレス（論理アドレス）を生成した後、
これをアドレス変換機構により変換して実アドレスを得
、該実アドレスにより命令をフェッチすると言う方式が
採られていた。

〔発明が解決しようとする問題点〕

上述した従来の各方式において、分岐条件が整ったこと
が確認されてから分岐先のアドレスを計算する方式を採
るものにおいては、処理速度が遅いと言う問題点があり
、一方、その高速化を計るため予め分岐先アドレスを格
納しておく特別のレジスタを設けたものにおいては、該
レジスタやその周辺の回路Ｋ１３するハードウェア量が
大であると云う問題点があった。

また、命令フェッチアドレスを論理アドレスから実アト
ｔ／スに変換する機構を有するものについては、やはり
処理速度が遅いと言う問題点があった。

更に、分岐命令が無条件分岐命令である場合は、条件分
岐命令と異なり、分岐先アドレスは当初から一意的に定
まっているので、高速化のため無条件分岐命令を実行す
るための制御と条件分岐命令を実行するための制御を別
個に行なう如く構成された情報処理装置もあるが、この
ような場合はハードウェア量が増加したり、制御が複雑
になったシすると言う問題点があった。

本発明は上記従来の問題点に鑑み、ハードウェア量の増
大を来すことなく、簡潔な制御で高速表処理の期待出来
る分岐命令の実行に係る制御方式を提供することを目的
としている。

〔問題点を解決するための手段〕

そして、この目的は本発明によれば、命令体系中に分岐
命令を有する情報処理装ｆｔにおいて、分岐命令の実行
に際し、通常の命令の実行に使用するために設けられて
いるレジスタの内分岐命令においては使用しないレジス
タに分岐先アドレスを格納して、分岐するとき該レジス
タの内容を用いて命令をフェッチすると共に該レジスタ
の内容に１アドレス単位を加えた値を命令フェッチ用ア
ドレスレジスタに格納することを特徴とする分岐制御方
式、あるいは、分岐先アドレスが論理アドレスであって
、該分岐先アドレスをレジスタに格納したとき同時に該
分岐先アドレスを実アドレスに変換して、その結果の情
報を保持しておいて、分岐するとき該情報と前記レジス
タの内容とを用いて命令フェッチすると共に該レジスタ
の内容に１アドレス単位を加えた値を命令７エツテ用ア
ドレスレジスタに格納したとき同時にその値を実アドレ
スに変換して、その結果の情報を通常の命令フェッチ用
に用いられる資源に保持する上述の分岐制御方弐によシ
達成される。

〔実施例〕

第１図は本発明の１実施例のプロ、り図であって、１は
命令フェッチ用アドレスレジスタ（ＩＡ）、２は第１オ
ペランド用のアドレスレジスタ、３は第２オペランド用
のアドレスレジスタ、４．７はマルチプレクサ、５はア
ドレス更新／計算プロ、り、６は命令先取部、１３は＋
１回路を表わしている。

第１図において、アドレス更新／計算ブロック５は命令
フェッチ用、第１オペランド用、および第２オペランド
用の各アドレスの更新やアドレスの計算を行なう機能を
有しており、また命令フェッチ用アドレスレジスタ１は
、この回路が命令先取部６によって命令の先取りを行な
っているものであるため、現在実行中の命令より先の命
令のアドレスを示している。通常の命令の実行に際して
は、第１オペランド用のアドレスレジスタ２と第２オペ
ランド用のアドレスレジスタ３が共に使用されるが、分
岐命令の場合には第２オペランド用のアドレスレジスタ
３が使用されないので本実施例の場合においては、分岐
命令の分岐先アドレスを、この第２オペランド用のアド
レスレジスタにセットしておいて、分岐に際し、この第
２オペランド用のアドレスレジスタ３の内容を用いて命
令をフェッチすることにより分岐している。そして、こ
のとき、該第２オペランド用のアドレスレジスタ３の内
容（分岐先アドレス）Ｋｌを加えることによって、分岐
抜法に実行すべき命令のアドレスを生成し、これを命令
フェッチ用アドレスレジスタＩＫマルチプレクサ４を経
由して格納している。

第１図に示す実施例について、以下、その動作をタイム
チャートを用いて詳しく説明する。

第２図は通常の命令の実行の場合のタイムチャートであ
る。すなわち、第２図において、サイクルｂ−ｄの間に
おいてはｎの命令を実行しておシ、該命令の実行中でメ
モリにアクセスしないサイクルＣのとき、命令先取部曵
＋２にアクセスしている。この図では第２オペランド用
のアドレスレジスタ３で示されるアドレスの内容を加工
して第１オペランド用のアドレスレジスタ２で示される
アドレスに格納する場合を示しているう 第３図は条件分岐命令の実行に際し分岐条件が成立しな
い場合のタイムチャートセある。この場合は第１オペラ
ンドが無い分岐命令で、実行サイクルに入ると同時に分
岐先アドレスが第２オペランド用アドレスレジスタ３に
格納される。サイクルＣにおける判定結果が分岐条件不
成立なので第２オペランド用アドレスレジスタ３に格納
されているデータは使わず、通常の命令実行時同様次の
命令（ｎ＋１命令）の実行に入っている。

第４図は条件分岐命令あるいは無条件分岐命令の実行に
際し分岐を行なう場合のタイムチャートである。同図に
おいて、サイクルＣにおいて、分岐条件の成立が判明し
たことによシ、先に第２オペランド用のアドレスレジス
タに格納しておいた分岐先アドレスを用いてＸ命令を７
エ、チしている。そして、このとき該分岐先アドレスに
＋１した値を命令フェッチ用アドレスレジスタに格納し
サイクルｄで％ｘ＋１’　　命令のフェッチを行なって
いる。

無条件分岐の場合には分岐条件が成立したか否かを認識
する必要が無いから、一意的に先に第２オペランド用の
アドレスレジスタに格納しておいた分岐先アドレスを用
いて命令をフェッチする。

第５図は本発明の他の実施例のブロック図であって、命
令のフェッチに際しアドレス変換（論理アドレスから実
アドレスへの変換）を必要とする場合の実施態様の例を
示すものである。

第５図において１′〜７′は第１図の１〜７と同様であ
り、８はマルチプレクサ、９はアドレス変換プロ、り、
１０〜１２はレジスタ、１３′は＋１回路を表わしてい
る。本実施例の場合においては、命令フェッチ用アドレ
スレジスタ１′、第１オペランド用アドレスレジスタ２
′および第２オペランド用アドレスレジスタ３′に格納
されるアドレス値は論理アドレスである。そしてこれら
のレジスタに格納される論理アドレスは、レジスタへの
格納と同時にその論理ページ部がマルチプレクサ８によ
って選択され、アドレス変換ブロック９によって物理ペ
ージ値に変換されてレジスタ１０〜１２のいずれかに格
納される。

そして、該物理ページ値と論理アドレス値の下位の値と
でメモリアドレスが生成される。

レジスタ１０に表示されているＦなる記号は命令フェッ
チに関するアドレス変換のデータを表わすものでＴＬＢ
フォルトやアドレスオーバーおよびプロテクション等の
情報を含んでいる。

ＰＩＦなる記号はそれが命令フェッチ用のアドレスの物
理ページ部が保持されることを表わしている。

レジスタ１１に表示されているＤなる記号は第１オペラ
ンドに関するアドレス変換のデータ、レジスタ１２に表
示されている８なる記号は第２オペランドに関するアド
レス変換のデータを表わすものでそれぞれ、ＴＬＢ７オ
ルトやアドレスオーバーおよびプロテクションの情報を
含むものである。また、レジスタ１１あるいはレジスタ
１２に表示しであるＰＯＩ、ＰＯ２の表示はそれぞれ第
１オペランド用アドレスの物理ページ部あるいは第２オ
ペランド用アドレスの物理ペジ部が保持されるものであ
ることを表わしている。

第５図において、分岐命令の実行を行なう場合には、第
２オペランド用のアドレスレジスタ３′に分岐先アドレ
ス（論理アドレス）がセットされるが、このとき同時に
分岐先アドレスの論理ページ部がアドレス変換プロ、り
９によって物理ページ値に変換されてレジスタ１２に保
持される。そして、第２オペランド用アドレスレジスタ
３′の内容の下位とレジスタ１２のＰＯ２とによってメ
モリアドレスが生成されこれによって分岐が行なわれる
。このとき更に第２オペランド用アドレスレジスタ３′
の内容は＋１回路１３′により＋１されて、マルチプレ
クサ４′を経由して命令フェッチ用アドレスレジスタ１
′にセットされると共に１その＋１された値がアドレス
変換プロ、り９によって物理ページ値に変換されてレジ
スタ１０に保持される。

以下、本実施例の動作についてタイムチャートを用いて
説明する。

第６図は通常の命令の実行の場合のタイムチャートであ
って、第２オペランドのデータを加工して第１オペラン
ドに格納する場合を示している。

第６図Ｋｆ、−いて、ｎ命令はサイクルｂ〜ｄが実行サ
イクルになる。ｎ命令はサイクルｂに入る前に命令先取
部で解読されていてサイクルｂに入ると同時に第２オペ
ランド用アドレスレジスタ３′にＬＯ２、レジスタ１２
に８／ＰＯ２がセ。

トされてサイクルｂでリードサイクルとなる。

次のサイクルＣはデータ加工のサイクルでメモリが空く
のでその間命令先取部がＰＩＦ七Ｉ、ＩＰを用いて命令
をプリフェッチしている。また、サイクルＣに入ると同
時に第１オペランド用アドレスレジスタ２′にＬＯＩ、
レジスタ１１にＤ／ＰＯ１のセットが行表われる？表の
サイクルｄのとき、第１オペランドで加工データをライ
トしている。

一方、サイクルＣの終了時Ｉ、ＩＰは次の命令のフェッ
チのため更新される。第６図の場合はｎ〜ｎ　＋　４が
同じページ内にあるためＰＩＦは変化しない（このタイ
ムチャートに入る前にセットされている）。

第７図は条件分岐命令の実行に際し分岐条件が成立しな
い場合のタイムチャートである。第７図において、サイ
クルｂに入ると同時に分岐先論理アドレスが第２オペラ
ンド用アドレスレジスタ３′にセットされる。３’にセ
ットすると同時にそのアドレス変換結果を１２にセット
する。

サイクルＣで分岐不成立が判明するとサイクルｄからｎ
　＋　１の命令の実行に入る。ｎ　＋　１の命令のトッ
プサイクルｄはオペランドアクセスがないため命令先取
りのための命令フェッチ（ｎ＋３）のアクセスが行なわ
れる。

第８図；嘘条件分岐命令あるいは無条件分岐命令の実行
に際し分岐を行なう場合のタイムチャ−トである。同図
において、サイクルＣにおいて分岐条件成立が判明する
と第２オペランド用アドレスレジスタ３′にセットして
おいた分岐先論理アドレスとレジスタ１２に保持されて
いる物理ページ値を用いてＸ命令をフェッチする。

そして、サイクルｄにおいてＸ命令が実行される。更に
、このとき、第２オペランド用アドレスレジスタ３′の
内容（分岐先アドレス）には１が加えられて命令フェッ
チ用アドレスレジスタ１′に格納され、また、その物理
ページがレジスタ１０に保持されて、サイクルｄにおい
てこれらを用いて’ｘ＋１’命令のフェッチが行なわれ
る。無条件分岐の場合には分岐条件が成立したか否かを
認識する必要がないから一意的に分岐すれば良いことが
異なる他は上述の条件分岐の場合と同様である。

〔発明の効果〕

以上、詳細に説明したように本発明の分岐制御方式によ
れば、分岐命令の実行に関しノ・−ドウニア膏の増大を
招くこと無く、簡潔な制御によって高速な処理を行なう
ことが可能な情報処理装置を実現することが可能である
ので効果は大である。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図は通常
の命令の実行の場合のタイムチャート、第３図は条件分
岐命令の実行に際し分岐条件が成立しない場合のタイム
チャート、第４図は条件分岐命令あるいは無条件分岐命
令の実行に際し分岐を行なう場合のタイムチャート、第
５図は本発明の他の実施例のプロ、り図、第６図は通常
の命令の実行の場合のタイムチャート、第７図は条件分
岐命令の実行に際し分岐条件が成立しない場合のタイム
チャート、第８図は条件分岐命令あるいは無条件分岐命
令の実行に際し分岐を行なう場合のタイムチャートであ
る。 １．１′・・・命令フェッチ用アドレスレジスタ、２．
２′・・・第１オペランド用アドレスレジスタ、３．３
′・・・第２オペランド用アドレスレジスタ、４．４′
、７．７′、８・・・マルチプレクサ、　５・・・アド
レス更新／更新プロ、り、　　６・・・命令先取部、　
　９・・・アドレス変換プロ、り、１０〜１２・・・レ
ジスタ、　　１３．１３’・・・＋１回路代理人　弁理
士　松　岡　宏四部 第１図 ｖＴ２図 ′ｉ４３　図 ＄４　　図 曾 分斌条＃威ユ判朗 第　５　図 １４６　図

Claims (2)

【特許請求の範囲】
1. （１）命令体系中に分岐命令を有する情報処理装置にお
   いて、分岐命令の実行に際し、通常の命令の実行に使用
   するために設けられているレジスタの内分岐命令におい
   ては使用しないレジスタに分岐先アドレスを格納して、
   分岐するとき該レジスタの内容を用いて命令をフェッチ
   すると共に該レジスタの内容に１アドレス単位を加えた
   値を命令フェッチ用アドレスレジスタに格納することを
   特徴とする分岐制御方式。
2. （２）分岐先アドレスが論理アドレスであつて、該分岐
   先アドレスをレジスタに格納したとき同時に該分岐先ア
   ドレスを実アドレスに変換して、その結果の情報を保持
   しておいて、分岐するとき該情報と前記レジスタの内容
   とを用いて命令をフェッチすると共に該レジスタの内容
   に１アドレス単位を加えた値を命令フェッチ用アドレス
   レジスタに格納したとき同時にその値を実アドレスに変
   換して、その結果の情報を通常の命令フェッチ用に用い
   られる資源に保持する特許請求の範囲第（１）項記載の
   分岐制御方式。