JPS61148879A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、高融点金属膜又はそのシリサイド膜を有する半導体
集積回路装置に通計して有効な技術に関するものである
。

［背景技術］ 半導体集積回路装置は、その抵抗値を低減し、動作速度
の高速化を図るために、多結晶シリコン膜の上部に高融
点金属のシリサイド膜を設けた導電層を使用する傾向に
ある。多結晶シリコン膜は。

その抵抗値を低減するために、リンを拡散させる必要が
あり、シリサイド膜も同様に、活性化させる必要がある
。シリサイド膜の活性化は、アルゴン（Ａｒ）ガス、窒
素（Ｎ）ガス等の雰囲気中において、　１０００　［’
Ｃ］程度の熱処理温度で行われる。

しかしながら、シリサイド膜のリンの拡散速度が速いた
めに、前記活性化の熱理処工程で多結晶シリコン膜に導
入されたリンがシリサイド膜を通して外部に拡散される
（ｏｕｔ　ｄｉｆｆｕｓｉｏｎ）、このリンの外部の拡
散により、多結晶シリコン膜とシリサイド膜との界面部
又はシリサイド膜とその上部の眉間絶縁膜との界面部に
突起部を生じ、この後の種々の熱処理工程で突起部に応
力集中を生じる。

このため、本発明者は、それぞれの界面部にハガレを生
じるので、半導体集積回路装置の歩留りを低下させると
いう問題点を見出した。

なお、多結晶シリコン膜上部にシリサイド膜を設けた導
電層を有する半導体集積回路装置は、例えば１日経マグ
ロウヒル社発行、「日経エレクトロニクス別冊マイクロ
デバイセズＪ　ｐＨ８〜ｐ１２０に記載されている。

［発明の目的］ 本発明の目的は、多結晶シリコン膜の上部に高融点金属
膜又はそのシリサイド膜を設けた導電層を有する半導体
集積回路装置において、前記導電層の界面部のハガレを
抑制し、その歩留りの低下を抑制することが可能な技術
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、多結晶シリコン膜の上部に高融点金属膜又は
そのシリサイド膜を設けた導電層を有する半導体集積回
路装置において、前記高融点金属膜又はシリサイド膜の
活性化とともに、少なくともそれを覆う絶縁膜を形成す
る。　　　′これによって、多結晶シリコン膜に導入さ
れた不純物が高融点金属膜又はシリサイド膜を通して外
部に拡散することを抑制できるで、それらの界面部番；
突起部を生じることを抑制できる。すなわち、界面部の
へガレを抑制し、半導体集積回路装置の歩留りの低下を
抑制することができる。

以下、本発明の構成について１本発明を、ダブルドレイ
ン構造のＭ　Ｉ　Ｓ　ＦＥＴを有する半導体集積回路装
置に適用した一実施例とともに説明する。

［実施例］ 第１図は、本発明の一実施例を説明するための半導体集
積回路装置の要部断面図である。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

ｌはｐ−型の単結晶シリコンからなる半導体基板、２は
半導体素子間に設けられたフィールド絶縁膜、３はフィ
ールド絶縁膜２の下部に設けられたｐ型のチャネルスト
ッパ領域である。

４は半導体素子形成領域の半導体基板１主面上部に設け
られた絶縁膜であり、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート絶縁
膜を構成するようになっている。

５は多結晶シリコン膜であり、絶縁膜４の上部に設けら
れている。６は高融点金属のシリサイド膜であ・す、多
結晶シリコン膜５の上部に設けられている。多結晶シリ
コン膜５及びシリサイド膜６は、その抵抗値を低減し、
動作速度の高速化を図ることが可能な導電層、例えばｌ
ＭＩＳＦＥＴのゲート電極を構成するようになっている
。多結晶シリコンｌ［５は、その抵抗値を低減するため
に。

リン（Ｐ）、ヒ素（Ａｓ）等の不純物が導入される。シ
リサイド膜６は、その抵抗値を低減するために、活性化
される。

７は絶縁膜であり、少なくともシリサイド膜６を覆うよ
うに設けられている。絶縁膜７は、シリサイド膜６の活
性化とともに構成されるようになっている。すなわち、
絶縁膜フは、多結晶シリコン膜５に導入された不純物が
、拡散速度の速いシリサイド膜６を通して外部に拡散す
るのを抑制するようになっている。

８はｎ−型の半導体領域であり、多結晶シリコン膜５及
びシリサイド膜６両側部の半導体基板ｌ主面部に設けら
れている。９はｎ＋型の半導体領域であり、半導体領域
８の主面部に設けられている。半導体領域８，９は、ダ
ブルドレイン構造のＭＩＳＦＥＴのソース領域又はドレ
イン領域を構成するようになっている。

ダブルドレイン構造のｎチャネルＭＩＳＦＥＴＱｎは、
主として、半導体基板１．絶縁膜４．多結晶シリコン膜
５．シリサイド膜６及び一対の半導体領域８，９によっ
て構成されている。

１０は半導体素子を覆うように設けられた絶縁膜、１１
は所定の半導体領域９上部の絶縁膜４゜ｌＯを除去して
設けられた接続孔である。

１２は導電層であり、接続孔１１を通して所定の半導体
領域９と電気的に接続するように、絶縁膜ｌＯの上部に
設けられている。

次に、本実施例の具体的な製造方法について、簡単に説
明する。

第２図乃至第５図は、本発明の一実施例の製造方法を説
明するための各製造工程における半導体集積回路装置の
要部断面図である。

まず、半導体基板１に、フィールド絶縁膜２゜チャネル
ストッパ領域８．絶縁膜４を形成する。

そして、フィールド絶縁膜２及び絶縁膜４の上部に多結
晶シリコン膜を形成し一１該多結晶シリコン膜に抵抗値
を低減するための不純物を導入する。

この多結晶シリコン膜は１例えば、ＣＶＤ技術により２
５００　［オングストローム（以下、Ａという）］程度
の膜厚で形成する。そして、多結晶シリコン膜は、３０
［Ωｌ口］程度の抵抗値を得るように。

リン（又はヒ素）を導入する。

この後、前記多結晶シリコン膜上部にシリサイド膜を形
成する。このシリサイド膜は１例えば。

スパッタ技術によって、３０００　［Ａ］程度の膜厚の
ＭｏＳｉ２を形成する。

なお、シリサイド膜は、ＭｏＳｉ＊以外に、ＴｉＳ　ｉ
　２　、　Ｔ　ａ　Ｓ　ｉ　２　、　Ｗ　Ｓ　ｉ　２を
用いてもよい。また。

シリサイド膜以外に、Ｍｏ、Ｔｉ、Ｔａ、Ｗ等の高融点
金属膜を用いてもよい。

この後、前記シリサイド膜及び多結晶シリコン膜に所定
のパターンニングを施し、第２図に示すように、多結晶
シリコン膜５とシリサイド膜６Ａとからなる導電層を形
成する。

第２図に示す導電層を形成する工程の後に、該導電層及
びフィールド絶縁膜２を不純物導入用マスクとして用い
、第３図に示すように、ダブルドレイン構造を形成する
ために、半導体基板ｌの主面部に不純物８Ａを導入する
。不純物８Ａは、例えば、　ｌＸｌ０”　’　　［ａｔ
ｏｍｓ／ｃｗｇ’　］程度のリンを。

イオン注入技術で導入する。

第３図に示す不純物８Ａを導入する工程の後に。

第４図に示すように、熱処理工程（アニール処理）を施
し、シリサイド膜６Ａを活性化させて、３〜６［Ω１口
］程度の抵抗値を有するシリサイド膜６に形成する。

そして、この熱処理工程は、キャリアガス（例えば、ア
ルゴンガス、窒素ガス）に微量の酸素を加わえた雰囲気
中で行うので、シリサイド膜６Ａの活性化とともに、そ
れを覆う酸化シリコン膜の絶縁膜７を形成できる。絶縁
膜７は、熱理処理工程中に、多結晶シリコン膜５に導入
された不純物がシリサイド膜６Ａを通して外部に拡散す
ることを抑制するようになっている。すなわち、絶縁膜
７は、多結晶シリコン膜５とシリサイド膜６との界面部
又はシリサイド膜６とその上部に形成される絶縁膜との
界面部に突起部を生じることを抑制し、界面部のハガレ
を抑制することができる。

さらに、酸素を加わえた雰囲気中で熱処理工程を行うこ
とにより、キャリアガスだけの場合に比べ、不純物８Ａ
が増殖拡散されるので、充分な引き伸し拡散が施された
半導体領域８を形成することができる。これによって、
ダブルドレイン構造の不純物濃度分布（プロファイル）
、が適正化され。

Ｍ　Ｉ　Ｓ　ＦＥＴのドレイン領域近傍部の電界強度を
緩和できるので、ホットキャリアによるしきい値電圧（
ｖｔｈ）の劣化を抑制できる。また、前記増殖拡散によ
り、半導体領域８のチャネルが形成される領域への回り
込み（横方向拡散）が大きくなるので、チャネル長を縮
小し、ＭＩＳＦＥＴのしきい値電圧を低減することがで
きる。

前記熱処理工程は１例えば３０　［ｐｐｍ］〜１０［％
］程度の酸素を加わたキャリアガスを用い、ｔｏｏ。

［”Ｃ］程度の温度で３０　［ｍｉｎ］程度施すことに
より、２０〜１００［Ａ］程度の膜厚の酸化シリコンか
らなる絶縁膜７を得ることができる。この程度の膜厚の
絶縁膜７で、多結晶シリコン膜５の不純物が外部に拡散
することを充分に抑制することができる。

第４図に示すシリサイド膜６．絶縁膜７及び半導体領域
８を形成する工程の後に、半導体基板８の主面部に半導
体領域９を形成する。この半導体領域９は１例えば、ｌ
Ｘｌ０″’　〜ｌＸ１Ｏ’　”　　Ｉａｔ。

園ｓ／ｃｓｌ”］程度のヒ素をイオン注入技術で導入し
。

引き伸し拡散を施して形成する。この半導体領域８．９
の形成によって、ダブルドレイン構造のＭＩ　５ＦＥＴ
Ｑｎが形成される。

第５図に示す半導体領域９を形成する工程の後に、前記
第１図に示すように、絶縁膜１０、接続孔１１．１０を
形成することにより、本実施例の半導体集積回路装置は
完成する。

なお、この後に、保護膜等の処理工程を施してもよい。

第６図は、熱処理雰囲気（キャリアガス）と。

熱処理工程前（ｔｌ）と後（０）における多結晶シリコ
ン膜の不純物（リン）濃度との関係を示す図である。

第６図から明らかなように、キャリアガスだけ（Ｎ　２
＃　Ａ　ｒ）の場合は、絶縁膜７が形成されないので、
シリサイド膜６を通して多結晶シリコン膜５のリンが外
部に拡散し、その濃度が３分窄１程度になる。このため
、多結晶シリコン膜５とシリサイド膜６との界面部に突
起部を生じ、該突起部によってハガレを生じる。

しかしながら、キャリアガスに酸素を加わえた（Ａｒ＋
Ｏ♀）場合は、絶縁膜７が形成されるの、で、多結晶シ
リコン５のリンが外部に拡散することを抑制することが
できる。このため、前記界面部に突起部を生じることを
抑制することができるので、ハガレを抑制することがで
きる。

第７図は、熱処理雰囲気中の酸素濃度と、ＭＩＳＦＥＴ
のしきい値電圧［Ｖ］との関係を示す図である。

第７図から明らかなように、キャリアガス中の酸素濃度
を高めると、キャリアガスだけの場合比べ、半導体基板
ｌ中のリンの拡散速度が速くなるので、チャネル長を縮
小し、ＭＩＳＦＥＴのしきい値電圧を低減するこ≧がで
きる。

なお、本実施例は、多結晶シリコン膜とシリサイド膜と
のパターンユング後に活性化させたが、パターンニング
以前に活性化させてもより。

また、本実施例は１本発明を、ダブルドレイン構造のＭ
ＩＳＦＥＴを備えた半導体集積回路装置に適用した例に
ついて説明したが、　ＬＤＤ　（Ｌｉｇｈｔ、ｔｙ旦ｏ
ｐｅｄ旦ｒａｉｎ）構造のＭ　Ｉ　Ｓ　ＦＥＴを備えた
半導体集積回路装置に適用してもよい。

［効果］ 以上説明したように２本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。

（、、ｌ）多結晶シリコン膜の上部に高融点金属膜又は
そのシリサイド膜を設けた導電層を有する半導体集積回
路装置において、前記高融点金属膜又はそのシリサイド
膜の活性化とともに、少なくともそれを覆う神縁膜を形
成することにより、多結晶シリコン膜に導入された不純
物が高融点金属膜又はシリサイド膜を通して外部に拡散
することを抑制で竺るで、それらの界面部に突起部を生
じるこ、缶を抑制できる。

（２）前記（１）により、多結晶シリコン膜と高融点金
属膜又はシリサイド膜との界面部のハガレを抑御し、半
導体集積回路装置の歩留りを向上するモとができる。

（３）高融点金属膜又はそのシリナイド膜でゲート電極
が構成されたＭＩＳＦＥＴを有する半導体集積回路装置
において、前記高融点金属膜又はシリサイド膜の活性化
の熱処理雰囲気中に微量の酸素を加わたことにより、ソ
ース領域又はドレイン領域の充分な引き伸し拡散を施す
ことができるので、チャネル長を縮小し、ＭＩＳＦＥＴ
のしきい値電圧を低減することができる。

（４）前記°（３）により、ダブルドレイン構造のＭＩ
ＳＦＥＴでは、不純物濃度が高い半導体領域と低い半導
体領域との不純物濃度分布が適正化できるので、ドレイ
ン領域近傍の電界強度を緩和し。

ホットキャリアによるしきい値電圧の劣化を抑制するこ
とができる。

（５）前記（３）により、半導体集積回路装置の動作速
度の高速化を図ることができる。

（６）前記（４）により、半導体集積回路装置の電気的
信頼性を向上することができる。

以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、本発明を、多結晶シリコン膜の上部に高融点金
属膜又はそのシリサイド膜が設けられた導電層を有する
ＤＲＡＭ、ＳＲＡＭ等を備えた半導体集積回路装置に適
用してもよい。

【図面の簡単な説明】

第１図は１本発明の一実施例を説明するための半導体集
積回路装置の要部断面図、 第２図乃至第５図は、本発明の一実施例の製造方法を説
明するための各製造工程における半導体集積回路装置の
要部断面図。 第６図は、熱処理雰囲気と、熱処理工程前と後における
多結晶シリコン膜の不純物濃度との関係を示す図。 第７図は、熱処理雰囲気中の酸素濃度と、ＭｉＳＦＥＴ
のしきい値電圧との関係を示す図で・ある。 図中、１・・・半導体基板、４，７・・・絶縁膜、５・
・・多結晶シリコン膜、６・・・シリサイド膜、８，９
・・・半導体領域である。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５ＦｉＡ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上部に、抵抗値を低減する不純物が導入
   された多結晶シリコン膜を形成する工程と、該多結晶シ
   リコン膜の上部に、高融点金属膜又はそのシリサイド膜
   を形成する工程と、該高融点金属膜又はシリサイド膜を
   活性化するとともに、少なくともそれを覆う絶縁膜を形
   成する工程とを具備したことを特徴とする半導体集積回
   路装置の製造方法。 ２、前記高融点金属膜又はシリサイド膜を活性化すると
   ともに、それを覆う絶縁膜を形成する工程は、微量の酸
   素を加わえた雰囲気を用いた熱処理工程であることを特
   徴とする特許請求の範囲第１項に記載の半導体集積回路
   装置の製造方法。 ３、半導体基板上部に、絶縁膜を介して抵抗値を低減す
   る不純物が導入された多結晶シリコン膜を形成する工程
   と、該多結晶シリコン膜の上部に、高融点金属膜又はそ
   のシリサイド膜を形成する工程と、前記多結晶シリコン
   膜及び高融点金属膜又はシリサイド膜の両側部の半導体
   基板主面部に、半導体基板と反対導電型の半導体領域を
   形成する工程と、前記高融点金属膜又はシリサイド膜を
   活性化するとともに、少なくともそれを覆う絶縁膜を形
   成する工程とを具備してなることを特徴とする半導体集
   積回路装置の製造方法。 ４、前記半導体領域は、ダブルドレイン構造又はＬＤＤ
   構造のＭＩＳＦＥＴを形成してなることを特徴とする特
   許請求の範囲第３項に記載の半導体集積回路装置の製造
   方法。