JPH05136172A - ＧａＡｓ電界効果トランジスタの製造方法 - Google Patents
ＧａＡｓ電界効果トランジスタの製造方法Info
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- JPH05136172A JPH05136172A JP3294722A JP29472291A JPH05136172A JP H05136172 A JPH05136172 A JP H05136172A JP 3294722 A JP3294722 A JP 3294722A JP 29472291 A JP29472291 A JP 29472291A JP H05136172 A JPH05136172 A JP H05136172A
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Abstract
(57)【要約】
【目的】高耐圧、高性能のＧａＡｓＭＥＳＦＥＴを実現
する。 【構成】ゲート電極13の側壁近傍にｐ型不純物を含む絶
縁膜16を設けた状態で熱処理を行い、ｐ型不純物がＧａ
Ａｓ基板10中に拡散してｎ型不純物を補償する結果、ゲ
ート電極13の側壁近傍の基板表面に、ｐ型不純物により
補償された低濃度層17を形成することにより、ＦＥＴの
ゲート耐圧を改善する。
する。 【構成】ゲート電極13の側壁近傍にｐ型不純物を含む絶
縁膜16を設けた状態で熱処理を行い、ｐ型不純物がＧａ
Ａｓ基板10中に拡散してｎ型不純物を補償する結果、ゲ
ート電極13の側壁近傍の基板表面に、ｐ型不純物により
補償された低濃度層17を形成することにより、ＦＥＴの
ゲート耐圧を改善する。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
電界効果トランジスタの製造方法に関するものである。
電界効果トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】化合物半導体、特にＧａＡｓを用いたシ
ョットキーゲート型電界効果トランジスタ（以後ＭＥＳ
ＦＥＴと呼ぶ）は、従来のシリコンを用いたトランジス
タに比べて高速動作、低消費電力という特長を有してお
り、情報・通信分野における次世代デバイスとして期待
されている。
ョットキーゲート型電界効果トランジスタ（以後ＭＥＳ
ＦＥＴと呼ぶ）は、従来のシリコンを用いたトランジス
タに比べて高速動作、低消費電力という特長を有してお
り、情報・通信分野における次世代デバイスとして期待
されている。
【０００３】特に、半絶縁性基板にイオン注入法を用い
てＭＥＳＦＥＴを製造する方法は、均一な特性のＭＥＳ
ＦＥＴが容易に得られることから広く用いられている。
さらに最近では、ソース抵抗などの寄生抵抗を低減する
ことができる、高融点金属ゲートを用いたセルフアライ
メント型ＭＥＳＦＥＴが開発され、さらなる高性能化が
図られている。
てＭＥＳＦＥＴを製造する方法は、均一な特性のＭＥＳ
ＦＥＴが容易に得られることから広く用いられている。
さらに最近では、ソース抵抗などの寄生抵抗を低減する
ことができる、高融点金属ゲートを用いたセルフアライ
メント型ＭＥＳＦＥＴが開発され、さらなる高性能化が
図られている。
【０００４】
【発明が解決しようとする課題】しかし、前記従来のＧ
ａＡｓＭＥＳＦＥＴは、次のような問題点を有してい
た。 (1) ＦＥＴの性能を向上させるために活性層を注入する
イオンの量を増やすと、ゲート・ドレイン間耐圧および
ゲート・ソース間耐圧が低下する。 (2) ＧａＡｓ基板表面に存在する表面準位により、低周
波領域における雑音特性が劣化する。
ａＡｓＭＥＳＦＥＴは、次のような問題点を有してい
た。 (1) ＦＥＴの性能を向上させるために活性層を注入する
イオンの量を増やすと、ゲート・ドレイン間耐圧および
ゲート・ソース間耐圧が低下する。 (2) ＧａＡｓ基板表面に存在する表面準位により、低周
波領域における雑音特性が劣化する。
【０００５】本発明は上記問題を解決するもので、高耐
圧、高性能であり、さらに低周波における雑音特性の優
れたＧａＡｓＭＥＳＦＥＴの製造方法を提供することを
目的とするものである。
圧、高性能であり、さらに低周波における雑音特性の優
れたＧａＡｓＭＥＳＦＥＴの製造方法を提供することを
目的とするものである。
【０００６】
【課題を解決するための手段】上記従来技術の課題を解
決するために、本発明のＧａＡｓＭＥＳＦＥＴの製造方
法は、ゲート電極形成後、ＧａＡｓ基板中でｐ型層を形
成する物質を含む酸化シリコン膜などの絶縁膜を堆積
し、熱処理により前記ｐ型層を形成する物質をＧａＡｓ
基板中のｎ型層に拡散させ、互いに補償させ合うことに
より低濃度層を形成するものである。
決するために、本発明のＧａＡｓＭＥＳＦＥＴの製造方
法は、ゲート電極形成後、ＧａＡｓ基板中でｐ型層を形
成する物質を含む酸化シリコン膜などの絶縁膜を堆積
し、熱処理により前記ｐ型層を形成する物質をＧａＡｓ
基板中のｎ型層に拡散させ、互いに補償させ合うことに
より低濃度層を形成するものである。
【０００７】また、本発明のＧａＡｓＭＥＳＦＥＴの製
造方法は、ＧａＡｓ基板表面に、硫化フッ素系の物質を
含む酸化シリコン膜などの絶縁膜を形成し、熱処理によ
り前記硫化フッ素系の物質をＧａＡｓ表面に拡散させる
ものである。
造方法は、ＧａＡｓ基板表面に、硫化フッ素系の物質を
含む酸化シリコン膜などの絶縁膜を形成し、熱処理によ
り前記硫化フッ素系の物質をＧａＡｓ表面に拡散させる
ものである。
【０００８】
【作用】上記構成により、ゲート電極側壁に形成された
酸化シリコン膜などの絶縁膜中に含まれる、ＧａＡｓ基
板中でｐ型層を形成する物資が、熱処理を行なうことに
よりｎ型活性層中に拡散し、ゲート近傍のＧａＡｓ基板
表面におけるキャリア密度が減少し、その結果ゲート近
傍の表面空乏層が広がり、ゲート−ソース間耐圧および
ゲート−ドレイン間耐圧が改善される。
酸化シリコン膜などの絶縁膜中に含まれる、ＧａＡｓ基
板中でｐ型層を形成する物資が、熱処理を行なうことに
よりｎ型活性層中に拡散し、ゲート近傍のＧａＡｓ基板
表面におけるキャリア密度が減少し、その結果ゲート近
傍の表面空乏層が広がり、ゲート−ソース間耐圧および
ゲート−ドレイン間耐圧が改善される。
【０００９】また、ＧａＡｓ基板表面に形成された酸化
シリコン膜などの絶縁膜中に含まれた硫化フッ素系物質
が、熱処理により分解、拡散し、ＧａＡｓ基板表面の未
結合手と結合することにより基板表面の表面準位を減少
させ、その結果表面準位に起因する低周波雑音特性を改
善することができる。
シリコン膜などの絶縁膜中に含まれた硫化フッ素系物質
が、熱処理により分解、拡散し、ＧａＡｓ基板表面の未
結合手と結合することにより基板表面の表面準位を減少
させ、その結果表面準位に起因する低周波雑音特性を改
善することができる。
【００１０】
【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１〜図３は本発明の第１の実施例のＧａＡｓＭ
ＥＳＦＥＴの製造方法を示す工程図である。
する。図１〜図３は本発明の第１の実施例のＧａＡｓＭ
ＥＳＦＥＴの製造方法を示す工程図である。
【００１１】図１(A) に示すように、半絶縁性ＧａＡｓ
基板10の所定の領域に、フォトレジスト膜11Ａをマスク
としてＳｉなどのイオンをＭＥＳＦＥＴの所望のしきい
値電圧に応じたドーズ量で注入し、能動層となるｎ型領
域12を形成する。次にフォトレジスト膜11Ａをアセトン
などで除去後、図１(B) に示すように、スパッタ法を用
いて、ＷＳｉ膜13を半絶縁性ＧａＡｓ基板10上に形成す
る。次に図１(C) に示すように、フォトレジスト膜11Ｂ
をマスクとして、ＷＳｉ膜13をＣＦ4 の異方性ドライエ
ッチング装置などを用いてエッチングする。次にフォト
レジスト膜11Ｂをアセトンなどで除去した後、図１(D)
に示すように、ｎ型領域12の形成時より高いドーズ量で
Ｓｉなどのイオン注入を行い、ｎ′層14を形成する。こ
の部分のドーズ量は、ソース抵抗を低減させるため従来
例より多く設定している。またこの場合イオンはＷＳｉ
膜13やフォトレジスト膜11Ｃで覆われた部分は通過しな
いとする。
基板10の所定の領域に、フォトレジスト膜11Ａをマスク
としてＳｉなどのイオンをＭＥＳＦＥＴの所望のしきい
値電圧に応じたドーズ量で注入し、能動層となるｎ型領
域12を形成する。次にフォトレジスト膜11Ａをアセトン
などで除去後、図１(B) に示すように、スパッタ法を用
いて、ＷＳｉ膜13を半絶縁性ＧａＡｓ基板10上に形成す
る。次に図１(C) に示すように、フォトレジスト膜11Ｂ
をマスクとして、ＷＳｉ膜13をＣＦ4 の異方性ドライエ
ッチング装置などを用いてエッチングする。次にフォト
レジスト膜11Ｂをアセトンなどで除去した後、図１(D)
に示すように、ｎ型領域12の形成時より高いドーズ量で
Ｓｉなどのイオン注入を行い、ｎ′層14を形成する。こ
の部分のドーズ量は、ソース抵抗を低減させるため従来
例より多く設定している。またこの場合イオンはＷＳｉ
膜13やフォトレジスト膜11Ｃで覆われた部分は通過しな
いとする。
【００１２】次に、図２(A) に示すように、Ｃ、Ｚｎな
どのＧａＡｓ基板中でｐ型層を形成する物質を含むＳｉ
Ｏ2 などの絶縁膜16をＧａＡｓ基板上に堆積する。次に
フォトレジスト膜11Ｄをマスクとして高ドーズでイオン
注入を行い、ｎ+ 領域15を形成する。この場合イオンは
絶縁膜16の薄い部分は通過するが、フォトレジスト膜11
Ｄで覆われた部分やゲート電極側部の絶縁膜16が厚い部
分は通過しないとする。次に図２(B) に示すように、ス
パッタ法を用いて、絶縁膜16をＣＦ4 の異方性ドライエ
ッチング装置などを用いてエッチングする。このとき、
エッチング量を調整して、ゲート側壁部の絶縁膜16が残
るようにする。次に図２(C) に示すように、ＳｉＯ2 な
どの絶縁膜18を半絶縁性基板10上に形成し、さらにその
上に、スパッタ法を用いてＷＳｉＮ膜19を形成する。こ
の状態で800 〜850 ℃でアニールを行い、イオン注入領
域を活性化させる。このとき、絶縁膜18中に含まれた
Ｃ、Ｚｎなどのｐ型不純物がＧａＡｓ基板中に拡散して
ｎ型不純物を補償する結果、ゲート電極側壁近傍の表面
に低濃度層17が形成される。なお絶縁膜18およびＷＳｉ
Ｎ膜19はアニールの保護膜として作用する。
どのＧａＡｓ基板中でｐ型層を形成する物質を含むＳｉ
Ｏ2 などの絶縁膜16をＧａＡｓ基板上に堆積する。次に
フォトレジスト膜11Ｄをマスクとして高ドーズでイオン
注入を行い、ｎ+ 領域15を形成する。この場合イオンは
絶縁膜16の薄い部分は通過するが、フォトレジスト膜11
Ｄで覆われた部分やゲート電極側部の絶縁膜16が厚い部
分は通過しないとする。次に図２(B) に示すように、ス
パッタ法を用いて、絶縁膜16をＣＦ4 の異方性ドライエ
ッチング装置などを用いてエッチングする。このとき、
エッチング量を調整して、ゲート側壁部の絶縁膜16が残
るようにする。次に図２(C) に示すように、ＳｉＯ2 な
どの絶縁膜18を半絶縁性基板10上に形成し、さらにその
上に、スパッタ法を用いてＷＳｉＮ膜19を形成する。こ
の状態で800 〜850 ℃でアニールを行い、イオン注入領
域を活性化させる。このとき、絶縁膜18中に含まれた
Ｃ、Ｚｎなどのｐ型不純物がＧａＡｓ基板中に拡散して
ｎ型不純物を補償する結果、ゲート電極側壁近傍の表面
に低濃度層17が形成される。なお絶縁膜18およびＷＳｉ
Ｎ膜19はアニールの保護膜として作用する。
【００１３】次に図３(A) に示すように、ＷＳｉＮ膜19
と絶縁膜18を除去した後、再度Ｓｉ 3 Ｎ4 などの絶縁膜
20ＡをＧａＡｓ基板上に堆積する。このとき、ゲート側
壁の絶縁膜16も同時に除去される。次にフォトレジスト
膜11Ｅを用いて素子形成部分の絶縁膜20Ａをエッチング
により除去し、ｎ+ 領域15を露出させる。次にソース電
極22、ドレイン電極23として、ＡｕＧｅ／Ｎｉなどのオ
ーミック金属21を真空蒸着し、フォトレジスト膜11Ｅを
リフトオフにより除去する。その後ウェハー全体を適当
な温度でシンターしてオーミック接触を得る。最後に図
３(B) に示すように、Ｓｉ3 Ｎ4 などの絶縁膜20Ｂを形
成して工程を終了する。
と絶縁膜18を除去した後、再度Ｓｉ 3 Ｎ4 などの絶縁膜
20ＡをＧａＡｓ基板上に堆積する。このとき、ゲート側
壁の絶縁膜16も同時に除去される。次にフォトレジスト
膜11Ｅを用いて素子形成部分の絶縁膜20Ａをエッチング
により除去し、ｎ+ 領域15を露出させる。次にソース電
極22、ドレイン電極23として、ＡｕＧｅ／Ｎｉなどのオ
ーミック金属21を真空蒸着し、フォトレジスト膜11Ｅを
リフトオフにより除去する。その後ウェハー全体を適当
な温度でシンターしてオーミック接触を得る。最後に図
３(B) に示すように、Ｓｉ3 Ｎ4 などの絶縁膜20Ｂを形
成して工程を終了する。
【００１４】以上の第１の実施例の方法は、ゲート電極
13の側壁近傍の表面に容易に低濃度層17を形成すること
ができるため、ＦＥＴのソース抵抗を低減し、特性を改
善すると同時に、ゲート・ドレイン間およびゲート・ソ
ース間耐圧を改善することができる。なお、第１の実施
例の説明では、ｐ型層を形成する物質を含む膜としてＳ
ｉＯ2 を用いたが、Ｓｉ3 Ｎ4 を用いても同様の効果が
期待できることは言うまでもない。
13の側壁近傍の表面に容易に低濃度層17を形成すること
ができるため、ＦＥＴのソース抵抗を低減し、特性を改
善すると同時に、ゲート・ドレイン間およびゲート・ソ
ース間耐圧を改善することができる。なお、第１の実施
例の説明では、ｐ型層を形成する物質を含む膜としてＳ
ｉＯ2 を用いたが、Ｓｉ3 Ｎ4 を用いても同様の効果が
期待できることは言うまでもない。
【００１５】図４(a) に本発明の第１の実施例のＧａＡ
ｓＭＥＳＦＥＴの相互コンダクタンス特性を、図４(b)
にゲート・ドレイン間耐圧を、それぞれ従来の例と比較
して示す。図４(a) から分かるように、単位ゲート幅当
りのｇｍが大幅に向上しているにも関わらず、図４(b)
のように、ＦＥＴのゲート・ドレイン間耐圧は従来のも
のと比較して４Ｖ以上改善されている。これはｎ′層14
の濃度を高くしたことによるｇｍの向上と低濃度層17の
存在によるゲート耐圧の改善効果が現れたものである。
ｓＭＥＳＦＥＴの相互コンダクタンス特性を、図４(b)
にゲート・ドレイン間耐圧を、それぞれ従来の例と比較
して示す。図４(a) から分かるように、単位ゲート幅当
りのｇｍが大幅に向上しているにも関わらず、図４(b)
のように、ＦＥＴのゲート・ドレイン間耐圧は従来のも
のと比較して４Ｖ以上改善されている。これはｎ′層14
の濃度を高くしたことによるｇｍの向上と低濃度層17の
存在によるゲート耐圧の改善効果が現れたものである。
【００１６】図５〜図６に本発明の第２の実施例のＧａ
ＡｓＭＥＳＦＥＴの製造方法を示す工程図である。図５
(A) に示すように、半絶縁性ＧａＡｓ基板30の所定の領
域に、フォトレジスト膜31ＡをマスクとしてＳｉなどの
イオンをＭＥＳＦＥＴの所望のしきい値電圧に応じたド
ーズ量で注入し、能動層となるｎ型領域32を形成する。
次にフォトレジスト膜31Ａをアセトンなどで除去後、図
５(B) に示すようにスパッタ法を用いて、ＷＳｉ膜33を
半絶縁性ＧａＡｓ基板30上に形成する。次に図５(C) に
示すように、フォトレジスト膜31Ｂをマスクとして、Ｗ
Ｓｉ膜33をＣＦ 4 の異方性ドライエッチング装置などを
用いてエッチングする。次にフォトレジスト膜31Ｂをア
セトンなどで除去した後、図５(D) に示すように、ｎ型
領域32の形成時より高いドーズ量でＳｉなどのイオン注
入を行い、ｎ′層34を形成する。この場合イオンはＷＳ
ｉ膜33やフォトレジスト膜31Ｃで覆われた部分は通過し
ないとする。
ＡｓＭＥＳＦＥＴの製造方法を示す工程図である。図５
(A) に示すように、半絶縁性ＧａＡｓ基板30の所定の領
域に、フォトレジスト膜31ＡをマスクとしてＳｉなどの
イオンをＭＥＳＦＥＴの所望のしきい値電圧に応じたド
ーズ量で注入し、能動層となるｎ型領域32を形成する。
次にフォトレジスト膜31Ａをアセトンなどで除去後、図
５(B) に示すようにスパッタ法を用いて、ＷＳｉ膜33を
半絶縁性ＧａＡｓ基板30上に形成する。次に図５(C) に
示すように、フォトレジスト膜31Ｂをマスクとして、Ｗ
Ｓｉ膜33をＣＦ 4 の異方性ドライエッチング装置などを
用いてエッチングする。次にフォトレジスト膜31Ｂをア
セトンなどで除去した後、図５(D) に示すように、ｎ型
領域32の形成時より高いドーズ量でＳｉなどのイオン注
入を行い、ｎ′層34を形成する。この場合イオンはＷＳ
ｉ膜33やフォトレジスト膜31Ｃで覆われた部分は通過し
ないとする。
【００１７】次に、図６(A) に示すように、硫化フッ素
系の物質を含むＳｉＯ2 などの絶縁膜36をＧａＡｓ基板
上に堆積する。次にフォトレジスト膜31Ｄをマスクとし
て高ドーズでイオン注入を行い、ｎ+ 領域35を形成す
る。この場合イオンは絶縁膜36の薄い部分は通過する
が、フォトレジスト膜31Ｄで覆われた部分や、ゲート電
極側部の絶縁膜36が厚い部分は通過しないとする。次に
図６(B) に示すように、スパッタ法を用いてＷＳｉＮ膜
39を形成する。この状態で800 〜850 ℃でアニールを行
い、イオン注入領域を活性化させる。このとき、絶縁膜
36中に含まれた硫化フッ素系物質が熱により硫黄（Ｓ）
とフッ素（Ｆ）に分解して、ＧａＡｓ基板表面の未結合
手と結合することにより安定化した表面層37を形成す
る。なお絶縁膜36およびＷＳｉＮ膜39はアニールの保護
膜として作用する。
系の物質を含むＳｉＯ2 などの絶縁膜36をＧａＡｓ基板
上に堆積する。次にフォトレジスト膜31Ｄをマスクとし
て高ドーズでイオン注入を行い、ｎ+ 領域35を形成す
る。この場合イオンは絶縁膜36の薄い部分は通過する
が、フォトレジスト膜31Ｄで覆われた部分や、ゲート電
極側部の絶縁膜36が厚い部分は通過しないとする。次に
図６(B) に示すように、スパッタ法を用いてＷＳｉＮ膜
39を形成する。この状態で800 〜850 ℃でアニールを行
い、イオン注入領域を活性化させる。このとき、絶縁膜
36中に含まれた硫化フッ素系物質が熱により硫黄（Ｓ）
とフッ素（Ｆ）に分解して、ＧａＡｓ基板表面の未結合
手と結合することにより安定化した表面層37を形成す
る。なお絶縁膜36およびＷＳｉＮ膜39はアニールの保護
膜として作用する。
【００１８】次に図６(C) に示すように、ＷＳｉＮ膜39
と絶縁膜36を除去した後、再度Ｓｉ 3 Ｎ4 などの絶縁膜
40ＡをＧａＡｓ基板上に堆積する。次にフォトレジスト
膜31Ｅを用いて素子形成部分の絶縁膜40Ａをエッチング
により除去し、ｎ+ 領域35を露出させる。次にソース電
極42、ドレイン電極43として、ＡｕＧｅ／Ｎｉなどのオ
ーミック金属41を真空蒸着し、フォトレジスト膜31Ｅを
リフトオフにより除去する。その後ウェハー全体を適当
な温度でシンターしてオーミック接触を得る。最後に図
６(D) に示すように、Ｓｉ3 Ｎ4 などの絶縁膜40Ｂを形
成して工程を終了する。
と絶縁膜36を除去した後、再度Ｓｉ 3 Ｎ4 などの絶縁膜
40ＡをＧａＡｓ基板上に堆積する。次にフォトレジスト
膜31Ｅを用いて素子形成部分の絶縁膜40Ａをエッチング
により除去し、ｎ+ 領域35を露出させる。次にソース電
極42、ドレイン電極43として、ＡｕＧｅ／Ｎｉなどのオ
ーミック金属41を真空蒸着し、フォトレジスト膜31Ｅを
リフトオフにより除去する。その後ウェハー全体を適当
な温度でシンターしてオーミック接触を得る。最後に図
６(D) に示すように、Ｓｉ3 Ｎ4 などの絶縁膜40Ｂを形
成して工程を終了する。
【００１９】以上の第２の実施例の方法は、ゲート電極
33とソース電極32の間およびゲート電極33とドレイン電
極43の間のＧａＡｓ基板表面の未結合手による表面準位
を大幅に低減することができるため、表面準位に起因す
る、低周波領域における雑音特性を改善することができ
る。なお、第２の実施例の説明では、硫化フッ素系物質
を含む膜としてＳｉＯ2 を用いたが、Ｓｉ3 Ｎ4 を用い
ても同様の効果が期待できることは言うまでもない。ま
た、第２の実施例では、800 〜850 ℃でアニールを行っ
たが、常温で放置しても従来のＭＥＳＦＥＴより安定な
特性を得ることができる。
33とソース電極32の間およびゲート電極33とドレイン電
極43の間のＧａＡｓ基板表面の未結合手による表面準位
を大幅に低減することができるため、表面準位に起因す
る、低周波領域における雑音特性を改善することができ
る。なお、第２の実施例の説明では、硫化フッ素系物質
を含む膜としてＳｉＯ2 を用いたが、Ｓｉ3 Ｎ4 を用い
ても同様の効果が期待できることは言うまでもない。ま
た、第２の実施例では、800 〜850 ℃でアニールを行っ
たが、常温で放置しても従来のＭＥＳＦＥＴより安定な
特性を得ることができる。
【００２０】図７に本発明の第２の実施例によるＧａＡ
ｓＭＥＳＦＥＴを用いた高周波広帯域増幅器の雑音指数
の周波数特性を、従来の例と比較して示す。図７より、
周波数が200 ＭＨｚ以下の比較的低周波領域における雑
音指数が大幅に改善されていることが分かる。
ｓＭＥＳＦＥＴを用いた高周波広帯域増幅器の雑音指数
の周波数特性を、従来の例と比較して示す。図７より、
周波数が200 ＭＨｚ以下の比較的低周波領域における雑
音指数が大幅に改善されていることが分かる。
【００２１】
【発明の効果】以上のように本発明のＧａＡｓＭＥＳＦ
ＥＴの製造方法は、以下に述べる優れた効果を有してい
る。
ＥＴの製造方法は、以下に述べる優れた効果を有してい
る。
【００２２】１．ゲート電極側壁に形成された酸化シリ
コン膜もしくは窒化シリコン膜などの絶縁膜中に含まれ
る、ＧａＡｓ基板中でｐ型層を形成する物資が、熱処理
を行うことによりｎ型活性層中に拡散し、互いに補償し
合うことによりゲート近傍のＧａＡｓ基板表面における
キャリア密度が減少し、その結果、ゲート・ソース間耐
圧およびゲート−ドレイン間耐圧が改善される。
コン膜もしくは窒化シリコン膜などの絶縁膜中に含まれ
る、ＧａＡｓ基板中でｐ型層を形成する物資が、熱処理
を行うことによりｎ型活性層中に拡散し、互いに補償し
合うことによりゲート近傍のＧａＡｓ基板表面における
キャリア密度が減少し、その結果、ゲート・ソース間耐
圧およびゲート−ドレイン間耐圧が改善される。
【００２３】２．ＧａＡｓ基板表面に形成された酸化シ
リコン膜もしくは窒化シリコン膜などの絶縁膜中に含ま
れた硫化フッ素系物質が、アニールにより分解、拡散
し、ＧａＡｓ基板表面の未結合手と結合することにより
基板表面の表面準位を減少させ、その結果、表面準位に
起因する低周波雑音を低減することができる。
リコン膜もしくは窒化シリコン膜などの絶縁膜中に含ま
れた硫化フッ素系物質が、アニールにより分解、拡散
し、ＧａＡｓ基板表面の未結合手と結合することにより
基板表面の表面準位を減少させ、その結果、表面準位に
起因する低周波雑音を低減することができる。
【図１】本発明の第１の実施例のＧａＡｓＭＥＳＦＥＴ
の製造方法を示す工程図（その１）である。
の製造方法を示す工程図（その１）である。
【図２】本発明の第１の実施例のＧａＡｓＭＥＳＦＥＴ
の製造方法を示す工程図（その２）である。
の製造方法を示す工程図（その２）である。
【図３】本発明の第１の実施例のＧａＡｓＭＥＳＦＥＴ
の製造方法を示す工程図（その３）である。
の製造方法を示す工程図（その３）である。
【図４】本発明の第１の実施例のＧａＡｓＭＥＳＦＥＴ
の製造方法により製作されたＦＥＴおよび従来のＦＥＴ
のゲート−ドレイン間逆方向耐圧特性である。
の製造方法により製作されたＦＥＴおよび従来のＦＥＴ
のゲート−ドレイン間逆方向耐圧特性である。
【図５】本発明の第２の実施例のＧａＡｓＭＥＳＦＥＴ
の製造方法を示す工程図（その１）である。
の製造方法を示す工程図（その１）である。
【図６】本発明の第２の実施例のＧａＡｓＭＥＳＦＥＴ
の製造方法を示す工程図（その２）である。
の製造方法を示す工程図（その２）である。
【図７】本発明の第２の実施例のＧａＡｓＭＥＳＦＥＴ
の製造方法により製作されたＭＥＳＦＥＴおよび従来の
ＭＥＳＦＥＴの雑音指数の周波数特性である。
の製造方法により製作されたＭＥＳＦＥＴおよび従来の
ＭＥＳＦＥＴの雑音指数の周波数特性である。
10,30 半絶縁性ＧａＡｓ基板 11Ａ〜11Ｅ，31Ａ〜31Ｅ フォトレジスト膜 12,32 ｎ層 13,33 ゲート電極 14,34 ｎ′層 15,35 ｎ+ 層 16 絶縁膜（ｐ型不純物を含む
酸化シリコン膜） 17 ｐ型不純物により補償され
た低濃度層 18 絶縁膜（酸化シリコン膜） 19,39 ＷＳｉＮ膜 20Ａ，20Ｂ，40Ａ，40Ｂ 絶縁膜（窒化シリコン膜） 22,42 ドレイン電極 23,43 ソース電極 36 絶縁膜（硫化フッ素を含む
酸化シリコン膜） 37 硫黄とフッ素により安定化
した表面層
酸化シリコン膜） 17 ｐ型不純物により補償され
た低濃度層 18 絶縁膜（酸化シリコン膜） 19,39 ＷＳｉＮ膜 20Ａ，20Ｂ，40Ａ，40Ｂ 絶縁膜（窒化シリコン膜） 22,42 ドレイン電極 23,43 ソース電極 36 絶縁膜（硫化フッ素を含む
酸化シリコン膜） 37 硫黄とフッ素により安定化
した表面層
Claims (2)
- 【請求項１】 ゲート電極形成後、ＧａＡｓ基板中でｐ
型層を形成する物資を含む酸化シリコン膜などの絶縁膜
を堆積し、熱処理により前記ｐ型層を形成する物質をＧ
ａＡｓ基板中のｎ型層に拡散させ、互いに補償させ合う
ことにより低濃度層を形成するＧａＡｓ電界効果トラン
ジスタの製造方法。 - 【請求項２】 ＧａＡｓ基板表面に、硫化フッ素系の物
質を含む酸化シリコン膜などの絶縁膜を形成し、熱処理
により前記硫化フッ素系の物質をＧａＡｓ表面に拡散さ
せるＧａＡｓ電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294722A JPH05136172A (ja) | 1991-11-12 | 1991-11-12 | ＧａＡｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294722A JPH05136172A (ja) | 1991-11-12 | 1991-11-12 | ＧａＡｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136172A true JPH05136172A (ja) | 1993-06-01 |
Family
ID=17811468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294722A Pending JPH05136172A (ja) | 1991-11-12 | 1991-11-12 | ＧａＡｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124438A (ja) * | 2010-12-10 | 2012-06-28 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
-
1991
- 1991-11-12 JP JP3294722A patent/JPH05136172A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124438A (ja) * | 2010-12-10 | 2012-06-28 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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