JPS6115361A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6115361A JPS6115361A JP59137558A JP13755884A JPS6115361A JP S6115361 A JPS6115361 A JP S6115361A JP 59137558 A JP59137558 A JP 59137558A JP 13755884 A JP13755884 A JP 13755884A JP S6115361 A JPS6115361 A JP S6115361A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- well layer
- well
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、Ｃ−ＭＯＳ素子を含む半導体装置に関する
。
。
（ロ）従来技術
従来、Ｃ−ＭＯＳ素子を含む半導体装置の集積度を増加
させるために各素子の微細化が進んでいる。ソコで、ウ
ェル層の表面積を小さくするに伴い深さの浅いウェル構
造が要求される傾向にある。
させるために各素子の微細化が進んでいる。ソコで、ウ
ェル層の表面積を小さくするに伴い深さの浅いウェル構
造が要求される傾向にある。
しかしながら、ウェル層を浅くするにつれて、ラッチア
ップ現象を引き起こしやすいという問題点があり、この
Ｃ−ＭＯＳ構造に起因する前記ランチアンプ現象を回避
するため、低抵抗基板に高抵抗層を形成したエピタキシ
ャルＮ−／Ｎ十基板を使用することにより基板抵抗を下
げる手段が知られている。
ップ現象を引き起こしやすいという問題点があり、この
Ｃ−ＭＯＳ構造に起因する前記ランチアンプ現象を回避
するため、低抵抗基板に高抵抗層を形成したエピタキシ
ャルＮ−／Ｎ十基板を使用することにより基板抵抗を下
げる手段が知られている。
（ハ）目的
この発明は、高集積化を容易にすると共に、ラッチアッ
プ耐量の向上を図りうる半導体装置を提供することを目
的としている。
プ耐量の向上を図りうる半導体装置を提供することを目
的としている。
（ニ）構成
この発明に係る半導体装置は、Ｃ−ＭＯＳ素子を含む半
導体装置であって、Ｎ型半導体基板の所定位置に形成さ
れたＰ生型の埋め込み拡散層と、前記半導体基板の表面
に成長されたＮ−型のエピタキシャル層と、前記埋め込
み拡散層の上部に形成され、かつ、これと接続したＰ−
型のウェル層とを具備したことを特徴としている。
導体装置であって、Ｎ型半導体基板の所定位置に形成さ
れたＰ生型の埋め込み拡散層と、前記半導体基板の表面
に成長されたＮ−型のエピタキシャル層と、前記埋め込
み拡散層の上部に形成され、かつ、これと接続したＰ−
型のウェル層とを具備したことを特徴としている。
（ボ）実施例
第１図はこの発明に係る半導体装置の一実施例を示した
断面説明図である。
断面説明図である。
同図εに゛おいて、１はＮ生型のシリコンからなる半導
体基板であり、ｎチャンネルＭＯＳ電界効果トランジス
タ（以下ＦＥＴと呼ぶ）１０と、ｐチャンネルＭＯＳＦ
ＥＴ２０とからなる片ウェル構造のＣ−ＭＯＳ素子を形
成している。
体基板であり、ｎチャンネルＭＯＳ電界効果トランジス
タ（以下ＦＥＴと呼ぶ）１０と、ｐチャンネルＭＯＳＦ
ＥＴ２０とからなる片ウェル構造のＣ−ＭＯＳ素子を形
成している。
詳しくは、前記ｎチャンネルＭＯＳＦＥＴＩＯは、前記
基板１０の表面所定箇所（ｎチャンネルＭＯＳＦＥＴＩ
Ｏが形成される領域でウェル層の真下に相当する部分）
に形成されたＰ中型の埋め込み拡散層１１と、Ｎ−型の
エピタキシャル層１２と、前記埋め込み拡散層１１の上
部のエピタキシャル層１２に形成され、かつ、これと接
続したＰ−型のウェル層１３と、このウェル層１３内部
に形成されたＮ生型のソース１４およびＮ生型のドレイ
ン１５と、前記ウェル層１３とエピタキシャル層１２と
の界面に形成されたＰ中型のチャンネルストッパ１６と
から構成している。一方ｐチャンネルＭＯ８ＦＥＴ２０
は、エピタキシャル層１２の表面所定位置に形成された
チャンネルストッパ２１と、このチャンネルストッパ２
１の内側に形成、キれたソース２２およびＦ°レイン２
３とから構成されている。
基板１０の表面所定箇所（ｎチャンネルＭＯＳＦＥＴＩ
Ｏが形成される領域でウェル層の真下に相当する部分）
に形成されたＰ中型の埋め込み拡散層１１と、Ｎ−型の
エピタキシャル層１２と、前記埋め込み拡散層１１の上
部のエピタキシャル層１２に形成され、かつ、これと接
続したＰ−型のウェル層１３と、このウェル層１３内部
に形成されたＮ生型のソース１４およびＮ生型のドレイ
ン１５と、前記ウェル層１３とエピタキシャル層１２と
の界面に形成されたＰ中型のチャンネルストッパ１６と
から構成している。一方ｐチャンネルＭＯ８ＦＥＴ２０
は、エピタキシャル層１２の表面所定位置に形成された
チャンネルストッパ２１と、このチャンネルストッパ２
１の内側に形成、キれたソース２２およびＦ°レイン２
３とから構成されている。
３０は″エピタキシャル層１３の表面に形成された例え
ばシリコン酸化膜からなる絶縁膜である。
ばシリコン酸化膜からなる絶縁膜である。
４０ａはゲート電極、４０ｂ−はソース電極、４０ｃは
ドレイン電極である。
ドレイン電極である。
上述した構成の半導体装置は、第２図に示すような等価
回路として表すことができる。
回路として表すことができる。
第１図および第２図において、ウェル層１３の拡散深さ
は浅くしているが、その下部の埋め込み拡散層１１と接
続しているため、結果的に寄生ｎｐｎトランジスタＴ２
のベース幅となるｄｌは大きくなる。即ち、前記寄生ｎ
ｐｎ）ランリスクＴ２の電流増幅率を下げることができ
る。
は浅くしているが、その下部の埋め込み拡散層１１と接
続しているため、結果的に寄生ｎｐｎトランジスタＴ２
のベース幅となるｄｌは大きくなる。即ち、前記寄生ｎ
ｐｎ）ランリスクＴ２の電流増幅率を下げることができ
る。
また、ウェル層を浅くしているためその横拡がりを小さ
くすることができるため、寄生ｐｎｐトランジスタＴ１
のベース幅となるｄ２を大きくすることができる。即ち
、寄生ｐｎｐトランジスタＴ１の電流増幅率を下げるこ
とができる。
くすることができるため、寄生ｐｎｐトランジスタＴ１
のベース幅となるｄ２を大きくすることができる。即ち
、寄生ｐｎｐトランジスタＴ１の電流増幅率を下げるこ
とができる。
さらに、エピタキシャルＮ−／Ｎ十基板を使用して、し
かも前記ウェル層１七の不純物濃度を薄く、埋め込み拡
散層１１′の不純物濃度を濃くしているので、基板抵抗
Ｒ１、Ｒ２を下げることができる。
かも前記ウェル層１七の不純物濃度を薄く、埋め込み拡
散層１１′の不純物濃度を濃くしているので、基板抵抗
Ｒ１、Ｒ２を下げることができる。
」二連したようにＣ−ＭＯＳ素子を形成しているｐｎｐ
ｎ部分がサイリスク動作を起こさないような構造にされ
ていると共に、寄生トランジスタがＯＮ状態にならない
ような構造にされている。
ｎ部分がサイリスク動作を起こさないような構造にされ
ていると共に、寄生トランジスタがＯＮ状態にならない
ような構造にされている。
面、上述の実施例では、片ウェル構造のＣ−ＭＯＳ素子
を例に説明しているが、この発明はこれに限定されない
ことは勿論である。
を例に説明しているが、この発明はこれに限定されない
ことは勿論である。
（へ）効果
この発明は、Ｎ型半導体基板の所定位置に形成されたＰ
中型の埋め込み拡散層と、前記半導体基板の°表面に成
長されたＮ−型のエピタキシャル層と、前記埋め込み拡
散層の上部に形成され、かつ、これと接続したＰ−型の
ウェル層とを具備している。従って、この発明叫よれば
、ウェル層の表面の不純物濃度は低く、その内部の不純
物濃度は高いというラッチアップ現象を防止するのに適
した構造になっており、しかも、エピタキシャルＮ−／
Ｎ十基板を使用しているので、基板抵抗の低減が図れる
。これらのことより、ラッチ′ア・ノブ耐卸を従来より
も大幅に向上することができる。
中型の埋め込み拡散層と、前記半導体基板の°表面に成
長されたＮ−型のエピタキシャル層と、前記埋め込み拡
散層の上部に形成され、かつ、これと接続したＰ−型の
ウェル層とを具備している。従って、この発明叫よれば
、ウェル層の表面の不純物濃度は低く、その内部の不純
物濃度は高いというラッチアップ現象を防止するのに適
した構造になっており、しかも、エピタキシャルＮ−／
Ｎ十基板を使用しているので、基板抵抗の低減が図れる
。これらのことより、ラッチ′ア・ノブ耐卸を従来より
も大幅に向上することができる。
また、予め形成した埋め込み拡散層か後工程（エピタキ
シャル成長、゛熱酸化）によって浮き上がるので、ウェ
ル層を浅くすることができる。即ら、ウェル層拡散の熱
処理温度の低下および熱処理時間の短縮を図ることがで
きる。
シャル成長、゛熱酸化）によって浮き上がるので、ウェ
ル層を浅くすることができる。即ら、ウェル層拡散の熱
処理温度の低下および熱処理時間の短縮を図ることがで
きる。
さらに、ウェル層の深さを浅くできることに基づいて、
ウェル層の拡散時における横拡がりのマージンを少なく
できるため、チップ面積を縮小することができる（デザ
インルールの縮小）。即ち、高集積化を可能にすること
ができる。
ウェル層の拡散時における横拡がりのマージンを少なく
できるため、チップ面積を縮小することができる（デザ
インルールの縮小）。即ち、高集積化を可能にすること
ができる。
第１図はこの発明に係る半導体装置の一実施例を示す断
面説明図、第２図は第１図に示した半導体装置の等価回
路を示す回路図である。 １０・・・半導体基板、１１・・・埋め込み拡散層、１
２・・・エピタキシャル層、１３・・・ウェル層。 特許出願人 ローム株式会社 代゛理人 弁理士 大 西 孝 治第１図 第２図
面説明図、第２図は第１図に示した半導体装置の等価回
路を示す回路図である。 １０・・・半導体基板、１１・・・埋め込み拡散層、１
２・・・エピタキシャル層、１３・・・ウェル層。 特許出願人 ローム株式会社 代゛理人 弁理士 大 西 孝 治第１図 第２図
Claims (1)
- （１）Ｃ−ＭＯＳ素子を含む半導体装置において、Ｎ型
半導体基板の所定位置に形成されたＰ＾＋型の埋め込み
拡散層と、前記半導体基板の表面に成長されたＮ＾−型
のエピタキシャル層と、前記埋め込み拡散層の上部に形
成され、かつ、これと接続したＰ＾−型のウェル層とを
具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137558A JPS6115361A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137558A JPS6115361A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115361A true JPS6115361A (ja) | 1986-01-23 |
Family
ID=15201523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137558A Pending JPS6115361A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132405A (ja) * | 1983-12-21 | 1985-07-15 | Toshiba Corp | 物体安定化装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS58182863A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-07-02 JP JP59137558A patent/JPS6115361A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS58182863A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132405A (ja) * | 1983-12-21 | 1985-07-15 | Toshiba Corp | 物体安定化装置 |
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