JPS61153751A - デ−タ遅延回路 - Google Patents
デ−タ遅延回路Info
- Publication number
- JPS61153751A JPS61153751A JP27382684A JP27382684A JPS61153751A JP S61153751 A JPS61153751 A JP S61153751A JP 27382684 A JP27382684 A JP 27382684A JP 27382684 A JP27382684 A JP 27382684A JP S61153751 A JPS61153751 A JP S61153751A
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- JP
- Japan
- Prior art keywords
- circuit
- microprocessor
- data
- series
- data bus
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサを用いた制御回路に関し、
特に前記マイクロプロセッサとファミリを異にするＬＳ
Ｉを前記マイクロプロセッサのデータバスに接続するこ
とを可能にする遅延回路に関するものである。
特に前記マイクロプロセッサとファミリを異にするＬＳ
Ｉを前記マイクロプロセッサのデータバスに接続するこ
とを可能にする遅延回路に関するものである。
−ｍに６８系ＭＰＵは６８系のマイクロプロセッサであ
り、各部を制御する。また８０系ＬＳＩはデータホール
ドタイムが数１０ｎＳ以上必要な８０系ＬＳＩである。
り、各部を制御する。また８０系ＬＳＩはデータホール
ドタイムが数１０ｎＳ以上必要な８０系ＬＳＩである。
したがってか−る８０系ＬＳＩを６０系ＭＰＵのデータ
バスに接続するとデータの脱落が発生してデータ誤りの
原因となる。
バスに接続するとデータの脱落が発生してデータ誤りの
原因となる。
第３図に従来制御回路のブロック図を示す。第３図にお
いて、１は６８系マイクロプロセツサであり、各部を制
御する。２は８０系ＬＳＩでありデータホールドタイム
が数１０ｎＳ以上必要な８０系ＬＳＩである。３はアド
レスデコータであって、８０系ＬＳＩのライトパルスＷ
丁やリードパルスＴＴを作成する。また４はＢＤＲ／Ｒ
ＣＶ （バスドライバー／レシーバ−）であって、６
８系マイクロプロセツサのデータバスと８０系ＬＳＩの
データバスの間に接続されデータの双方向制御を行なう
。
いて、１は６８系マイクロプロセツサであり、各部を制
御する。２は８０系ＬＳＩでありデータホールドタイム
が数１０ｎＳ以上必要な８０系ＬＳＩである。３はアド
レスデコータであって、８０系ＬＳＩのライトパルスＷ
丁やリードパルスＴＴを作成する。また４はＢＤＲ／Ｒ
ＣＶ （バスドライバー／レシーバ−）であって、６
８系マイクロプロセツサのデータバスと８０系ＬＳＩの
データバスの間に接続されデータの双方向制御を行なう
。
このバスドライバー／レシーバ−４はＩＣ回路として１
体化された商品が用いられることが多い。
体化された商品が用いられることが多い。
か＼るファミリの異なる６８系マイクロプロセツサと８
０系のＬＳＩを接続する従来の双方向性回路においては
両者のデータホールドタイムの差、すなわちファミリの
差からデータの脱落によるデータ誤りが発生する。なお
マイクロプロセッサのデータ遅延回路としては遅延素子
を用いた回路があるが、この回路で構成するとコストが
高くなるという欠点がある。
０系のＬＳＩを接続する従来の双方向性回路においては
両者のデータホールドタイムの差、すなわちファミリの
差からデータの脱落によるデータ誤りが発生する。なお
マイクロプロセッサのデータ遅延回路としては遅延素子
を用いた回路があるが、この回路で構成するとコストが
高くなるという欠点がある。
本発明は上記問題点を解消した遅延回路を提供するもの
であって、その手段はマイクロプロセッサを用いた制御
回路と該マイクロプロセッサとファミリを異にするＬＳ
Ｉとの間にデータバスドライバ／レシーバ−回路を接続
して双方向のデータバスを形成する回路において、デー
タバスドライバー回路とデータバスレシーバ−回路を別
々に構成し、前記マイクロプロセッサのデータバスドラ
イバー回路の出力制御用端子にバッファー等を数段重ね
た遅延回路を設けることにより前記マイクロプロセッサ
とファミリを異にするＬＳＩを前記マイクロプロセッサ
のデータバスに接続することが可能なデータ遅延回路に
よってなされる。
であって、その手段はマイクロプロセッサを用いた制御
回路と該マイクロプロセッサとファミリを異にするＬＳ
Ｉとの間にデータバスドライバ／レシーバ−回路を接続
して双方向のデータバスを形成する回路において、デー
タバスドライバー回路とデータバスレシーバ−回路を別
々に構成し、前記マイクロプロセッサのデータバスドラ
イバー回路の出力制御用端子にバッファー等を数段重ね
た遅延回路を設けることにより前記マイクロプロセッサ
とファミリを異にするＬＳＩを前記マイクロプロセッサ
のデータバスに接続することが可能なデータ遅延回路に
よってなされる。
本発明は出力制御端子の付いたランチ機能と、バッファ
ーの伝播遅延時間を利用し、６８系マイクロプロセツサ
に、データホールドタイムが数１０ｎＳ必要な８０系Ｌ
ＳＩを接続できるようにしたものである。
ーの伝播遅延時間を利用し、６８系マイクロプロセツサ
に、データホールドタイムが数１０ｎＳ必要な８０系Ｌ
ＳＩを接続できるようにしたものである。
以下本発明の実施例を図面を参照しつ＼詳細に説明する
。
。
第１図は本発明の１実施例を示す機能ブロック図である
。同図において１１は６８系ＭＰＵ、１２は８０系ＬＳ
Ｉである。１３はオフタルラインレシーバ−（０ｃｔａ
ｌ Ｌｉｎｅ Ｒｅｃｅｉｖｅｒ ）であり、８０系Ｌ
Ｓ１１２からのデータを６８系ＭＰＵ １１のＲ／Ｗ信
号の制御でリード時６８系ＭＰＵへ出力する。ラインレ
シーバ−１３のＧ端子はＨレベル状態でラインレシーバ
−１３の出力はハイインピーダンス状態となる。また１
４は出力制御機能付オフタルＤ型ラッチ（０ｃｔａｌ
Ｄ−Ｔｙｐｅ Ｌａｔｃｈ ）であり、６８系ＭＰＵ
１１からのデータをＥ信号のハイレベル時にラッチし
てＯＣがローレベルのときデータが８０系ＬＳＩ１２の
データバスに出力される。１６は出力制御ディレィ（０
ｕｔｐｕｔ ＣｏｎｔｒｏｌＤｅｌａｙ ）であって本
発明のデータ遅延回路である。
。同図において１１は６８系ＭＰＵ、１２は８０系ＬＳ
Ｉである。１３はオフタルラインレシーバ−（０ｃｔａ
ｌ Ｌｉｎｅ Ｒｅｃｅｉｖｅｒ ）であり、８０系Ｌ
Ｓ１１２からのデータを６８系ＭＰＵ １１のＲ／Ｗ信
号の制御でリード時６８系ＭＰＵへ出力する。ラインレ
シーバ−１３のＧ端子はＨレベル状態でラインレシーバ
−１３の出力はハイインピーダンス状態となる。また１
４は出力制御機能付オフタルＤ型ラッチ（０ｃｔａｌ
Ｄ−Ｔｙｐｅ Ｌａｔｃｈ ）であり、６８系ＭＰＵ
１１からのデータをＥ信号のハイレベル時にラッチし
てＯＣがローレベルのときデータが８０系ＬＳＩ１２の
データバスに出力される。１６は出力制御ディレィ（０
ｕｔｐｕｔ ＣｏｎｔｒｏｌＤｅｌａｙ ）であって本
発明のデータ遅延回路である。
この回路の伝播遅延時間を８０系ＬＳ１１２のデータホ
ールドタイム以上に設定してお（ことにより本発明が達
成される。なお１５はアドレスデコード部であり、６８
系ＭＰＵ １１の制御により８０系ＬＳ Ｉのリードパ
ルス１■やライトパルス７丁を作成する。
ールドタイム以上に設定してお（ことにより本発明が達
成される。なお１５はアドレスデコード部であり、６８
系ＭＰＵ １１の制御により８０系ＬＳ Ｉのリードパ
ルス１■やライトパルス７丁を作成する。
第２図は本発明のデータ遅延回路を採用した場合のタイ
ミングチャートを示す。
ミングチャートを示す。
６８系マイクロプロセツサのデータホールドタイム（ｗ
ｉｎ）は本実施例においては２０ｎＳであり（第２図（
Ｃ）参照）、このま＼８０系ＬＳＩを接続したのでは８
０系ＬＳＩに必要なホールドタイム３０ｎＳ程度が保障
できない。そこで本発明においてはデータ遅延回路を設
けることにより、第２図（ａ）に示す Ｅ”信号がハイ
（Ｈ）レベルの間にラッチしたデータを第２図（ｆ）
に示すように Ｅ”信号がロー（Ｌ）レベルになってか
らもしばらく出力するすることができる。第２図におい
て、（ａｌはラッチ信号、…）は６８系ＭＰＵ １１よ
り出力されるリード・ライト（Ｒ／Ｗ）信号、（Ｃ）は
６８系ＭＰＵ １１より出力されるデータ、（ｄ）はア
ドレスデコーダより出力されるリード信号、（ＩＩＩ）
は出力制御ディレィ回路の出力Ａ点における波形、（ｆ
）はＤ型うフチ回路１４の出力を示す。
ｉｎ）は本実施例においては２０ｎＳであり（第２図（
Ｃ）参照）、このま＼８０系ＬＳＩを接続したのでは８
０系ＬＳＩに必要なホールドタイム３０ｎＳ程度が保障
できない。そこで本発明においてはデータ遅延回路を設
けることにより、第２図（ａ）に示す Ｅ”信号がハイ
（Ｈ）レベルの間にラッチしたデータを第２図（ｆ）
に示すように Ｅ”信号がロー（Ｌ）レベルになってか
らもしばらく出力するすることができる。第２図におい
て、（ａｌはラッチ信号、…）は６８系ＭＰＵ １１よ
り出力されるリード・ライト（Ｒ／Ｗ）信号、（Ｃ）は
６８系ＭＰＵ １１より出力されるデータ、（ｄ）はア
ドレスデコーダより出力されるリード信号、（ＩＩＩ）
は出力制御ディレィ回路の出力Ａ点における波形、（ｆ
）はＤ型うフチ回路１４の出力を示す。
以上説明したように本発明の１実施例によれば、６８系
ＭＰＵに８０系ＬＳＩを容易に接続することができる。
ＭＰＵに８０系ＬＳＩを容易に接続することができる。
本発明は出力制御端子のついたラッチの機能とバッファ
ーの伝播遅延時間を利用し、６８系マイクロプロセツサ
にデータホールドタイムが数１０ｎＳ必要な８０系ＬＳ
Ｉを接続するようにしたもので、ＣＰＵファミリを超え
た幅広い設計ができる効果がある。
ーの伝播遅延時間を利用し、６８系マイクロプロセツサ
にデータホールドタイムが数１０ｎＳ必要な８０系ＬＳ
Ｉを接続するようにしたもので、ＣＰＵファミリを超え
た幅広い設計ができる効果がある。
第１図は本発明の１実施例を示す機能ブロック図、第２
図は第１図における動作を説明するタイミングチャート
、第３図は本発明の対象となる制御回路のブロック図で
ある。 図面において、１１と１は６８系マイクロプロセツサ、
１２と２は８０系ＬＳＩ、１３はラインレシーバ−１１
４はランチ回路、１５と３はアドレスデコード部、１６
は出力制御ディレィ、４はバスドライバー／レシーバ−
をそれぞれ示す。
図は第１図における動作を説明するタイミングチャート
、第３図は本発明の対象となる制御回路のブロック図で
ある。 図面において、１１と１は６８系マイクロプロセツサ、
１２と２は８０系ＬＳＩ、１３はラインレシーバ−１１
４はランチ回路、１５と３はアドレスデコード部、１６
は出力制御ディレィ、４はバスドライバー／レシーバ−
をそれぞれ示す。
Claims (1)
- マイクロプロセッサを用いた制御回路と該マイクロプロ
セッサとファミリを異にするＬＳＩとの間にデータバス
ドライバ／レシーバー回路を接続して双方向のデータバ
スを形成する回路において、データバスドライバー回路
とデータバスレシーバー回路を別々に構成し、前記マイ
クロプロセッサのデータバスドライバー回路の出力制御
用端子にバッファー等を数段重ねた遅延回路を設けるこ
とにより前記マイクロプロセッサとファミリを異にする
ＬＳＩを前記マイクロプロセッサのデータバスに接続す
ることが可能なことを特徴とするデータ遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27382684A JPS61153751A (ja) | 1984-12-27 | 1984-12-27 | デ−タ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27382684A JPS61153751A (ja) | 1984-12-27 | 1984-12-27 | デ−タ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61153751A true JPS61153751A (ja) | 1986-07-12 |
Family
ID=17533088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27382684A Pending JPS61153751A (ja) | 1984-12-27 | 1984-12-27 | デ−タ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61153751A (ja) |
-
1984
- 1984-12-27 JP JP27382684A patent/JPS61153751A/ja active Pending
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