JPH03163632A - マイクロコンピュータテスト回路 - Google Patents
マイクロコンピュータテスト回路Info
- Publication number
- JPH03163632A JPH03163632A JP1303896A JP30389689A JPH03163632A JP H03163632 A JPH03163632 A JP H03163632A JP 1303896 A JP1303896 A JP 1303896A JP 30389689 A JP30389689 A JP 30389689A JP H03163632 A JPH03163632 A JP H03163632A
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- JP
- Japan
- Prior art keywords
- terminal
- signal
- output
- input
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１チップマイクロコンピュータのテスト回路
に関するものである． 〔従来の技術〕 第３図は従来のテスト用アドレス出力機能を備えた入力
端子の回路を示したものである．第３図において、７は
アドレス出力ＡＩの反転信号とクロック信号φｌ．動作
モード切り換え信号ＴＥＳＴを入力とするＡＮＤゲート
、４はＡＮＤゲート７の出力をゲート入力とし、ソース
をグランドに、ドレインを出力端子５に接続されている
Ｎチャネルトランジスタ、８はデータ入力を出力端子５
からの入力信号とし、クロック入力をφ２、出力をＣと
するＤフリップフロップであり、９はＡｉを入力とする
インバータである． 次に動作について説明する．まず、モード切り換え信号
ＴＥＳＴが“０”の場合、通常の動作モードとなる，Ｔ
ＥＳＴ雪＠Ｏ″であるのでＡＮＤゲート７の出力は″Ｏ
″に固定され、Ｎチャネルトランジスタ４はオフ状態と
なる．このため出力端子５は常にハイインピーダンス状
態で出力端子５からの入力が可能になる．この入力をＤ
フリップフロップ８でラッチし、Ｄフリップフロップ日
の出力は図示しないＣＰＵへ人力される．次にＴＥＳＴ
一“１”となった場合、マイコンは第２の動作モード（
テストモード）に設定される，ＴＥＳＴ＝“１″になっ
た時ＡＮＤゲート７出力からはクロックφ１がハイレベ
ルになるタイミングでアドレスＡｉの反転信号が出力さ
れ、この信号がさらにＮチャネルトランジスタ４０入力
となっているため、出力端子５を抵抗によりプルアップ
した場合に出力端子５からはＡＮＤ７出力の反転信号が
出力される．すなわち、出力端子５からのφｌがハイレ
ベルの間アドレスＡｉが出力され外部からアドレスのチ
ェックが可能になる．次に入力について説明する。テス
トモードの場合クロックφ１がハイレベルの間はアドレ
スが出力されるため、このタイミングでは出力端子５か
らの入力はできない。このため、外部から出力端子５に
φ２が立上るタイミングで入力を行いこの入力信号をＤ
フリップフロップ８でラッチすることによりデータ入力
を行う．第４図にテストモードの場合の各部の波形を示
す。なお、この時アドレスＡｔは“Ｏ”であるものとす
る． 〔発明が解決しようとする課題〕 従来のテスト用アドレス出力回路は以上のように構戒さ
れていたため、入力が前述のような内部クロツクと同期
をとれる信号であれば入力とテスト用アドレス出力回路
を共用することができるが、入力が非同期信号である場
合には入力をサンプリングすることができず、アドレス
出力が入力信号であると判断されてしまうためテスト用
アドレス出力回路と入力とを共用することができなかっ
た．このため、入力端子とは別にテスト用の端子を加え
なければならなかった。
に関するものである． 〔従来の技術〕 第３図は従来のテスト用アドレス出力機能を備えた入力
端子の回路を示したものである．第３図において、７は
アドレス出力ＡＩの反転信号とクロック信号φｌ．動作
モード切り換え信号ＴＥＳＴを入力とするＡＮＤゲート
、４はＡＮＤゲート７の出力をゲート入力とし、ソース
をグランドに、ドレインを出力端子５に接続されている
Ｎチャネルトランジスタ、８はデータ入力を出力端子５
からの入力信号とし、クロック入力をφ２、出力をＣと
するＤフリップフロップであり、９はＡｉを入力とする
インバータである． 次に動作について説明する．まず、モード切り換え信号
ＴＥＳＴが“０”の場合、通常の動作モードとなる，Ｔ
ＥＳＴ雪＠Ｏ″であるのでＡＮＤゲート７の出力は″Ｏ
″に固定され、Ｎチャネルトランジスタ４はオフ状態と
なる．このため出力端子５は常にハイインピーダンス状
態で出力端子５からの入力が可能になる．この入力をＤ
フリップフロップ８でラッチし、Ｄフリップフロップ日
の出力は図示しないＣＰＵへ人力される．次にＴＥＳＴ
一“１”となった場合、マイコンは第２の動作モード（
テストモード）に設定される，ＴＥＳＴ＝“１″になっ
た時ＡＮＤゲート７出力からはクロックφ１がハイレベ
ルになるタイミングでアドレスＡｉの反転信号が出力さ
れ、この信号がさらにＮチャネルトランジスタ４０入力
となっているため、出力端子５を抵抗によりプルアップ
した場合に出力端子５からはＡＮＤ７出力の反転信号が
出力される．すなわち、出力端子５からのφｌがハイレ
ベルの間アドレスＡｉが出力され外部からアドレスのチ
ェックが可能になる．次に入力について説明する。テス
トモードの場合クロックφ１がハイレベルの間はアドレ
スが出力されるため、このタイミングでは出力端子５か
らの入力はできない。このため、外部から出力端子５に
φ２が立上るタイミングで入力を行いこの入力信号をＤ
フリップフロップ８でラッチすることによりデータ入力
を行う．第４図にテストモードの場合の各部の波形を示
す。なお、この時アドレスＡｔは“Ｏ”であるものとす
る． 〔発明が解決しようとする課題〕 従来のテスト用アドレス出力回路は以上のように構戒さ
れていたため、入力が前述のような内部クロツクと同期
をとれる信号であれば入力とテスト用アドレス出力回路
を共用することができるが、入力が非同期信号である場
合には入力をサンプリングすることができず、アドレス
出力が入力信号であると判断されてしまうためテスト用
アドレス出力回路と入力とを共用することができなかっ
た．このため、入力端子とは別にテスト用の端子を加え
なければならなかった。
この発明は上記のような問題点を解決するためになされ
たもので、テスト用アドレス出力端子と非同期な入力信
号を扱う入力端子を共用できるマイクロコンピュータテ
スト回路を得ることを目的としている． 〔課題を解決するための手段〕 この発明に係るテスト用アドレス出力回路はプログラマ
ブルレジスタの出力を、アドレスを出力端子に出力させ
るかどうかを決定する制御回路の制御信号入力とするよ
うにしたものである．〔作用〕 この発明におけるテスト用アドレス出力回路ではプログ
ラマブルレジスタの出力によりテストモード時にアドレ
スが端子から出力されるか否かが制御される． 〔実施例〕 以下この発明の一実施例を図について説明する．第１図
において、１はプログラマブルレジスタであり、データ
入力をバスとし、クロックをＩ１（マイコンのＣＰＵよ
り出力される制御信号）、リセット入力を動作モード切
り換え信号ＴＥＳＴの反転信号としている．２はＴＥＳ
Ｔを入力とするインバータであり、出力はプログラマブ
ルレジスタｌのセット入力に接続されている．３はアド
レスＡｔとプログラマブルレジスタ１の出力を入力とす
るＮＯＲゲートである．４はＮＯＲゲート３の出力をゲ
ート入力とし、ドレインを端子５，ソースをグランドと
するＮチャネルトランジスタで、６は端子５からの入力
信号をクロック入力とし、リセット信号を１２（マイコ
ンのＣＰＵより出力される制御信号）とし、データ入力
が常時ハイレベルに接続されているＤフリップフロップ
である． 次に動作について説明する。動作モード切り換え信号Ｔ
ＥＳＴ＝“Ｏ”で通常の動作モードである時には、プロ
グラマブルレジスタＬのセット入力にはＴＥＳＴの反転
信号“１”が入力されるため該レジスタ１の出力は常に
“１″となる。このためＮＯＲゲート３の出力は“Ｏ″
となり、Ｎチャネルトランジスタ４はオフし、端子５は
ハイインピーダンス状態となり、端子５は入力端子とし
て機能する。
たもので、テスト用アドレス出力端子と非同期な入力信
号を扱う入力端子を共用できるマイクロコンピュータテ
スト回路を得ることを目的としている． 〔課題を解決するための手段〕 この発明に係るテスト用アドレス出力回路はプログラマ
ブルレジスタの出力を、アドレスを出力端子に出力させ
るかどうかを決定する制御回路の制御信号入力とするよ
うにしたものである．〔作用〕 この発明におけるテスト用アドレス出力回路ではプログ
ラマブルレジスタの出力によりテストモード時にアドレ
スが端子から出力されるか否かが制御される． 〔実施例〕 以下この発明の一実施例を図について説明する．第１図
において、１はプログラマブルレジスタであり、データ
入力をバスとし、クロックをＩ１（マイコンのＣＰＵよ
り出力される制御信号）、リセット入力を動作モード切
り換え信号ＴＥＳＴの反転信号としている．２はＴＥＳ
Ｔを入力とするインバータであり、出力はプログラマブ
ルレジスタｌのセット入力に接続されている．３はアド
レスＡｔとプログラマブルレジスタ１の出力を入力とす
るＮＯＲゲートである．４はＮＯＲゲート３の出力をゲ
ート入力とし、ドレインを端子５，ソースをグランドと
するＮチャネルトランジスタで、６は端子５からの入力
信号をクロック入力とし、リセット信号を１２（マイコ
ンのＣＰＵより出力される制御信号）とし、データ入力
が常時ハイレベルに接続されているＤフリップフロップ
である． 次に動作について説明する。動作モード切り換え信号Ｔ
ＥＳＴ＝“Ｏ”で通常の動作モードである時には、プロ
グラマブルレジスタＬのセット入力にはＴＥＳＴの反転
信号“１”が入力されるため該レジスタ１の出力は常に
“１″となる。このためＮＯＲゲート３の出力は“Ｏ″
となり、Ｎチャネルトランジスタ４はオフし、端子５は
ハイインピーダンス状態となり、端子５は入力端子とし
て機能する。
ＴＥＳＴ＝１の場合について説明する．プログラマブル
レジスタｌにＣＰＵからの制御信号Ｉ１がハイレベルに
なることによりバスから゛０″が読み込まれると、Ｓ亥
レジスタ１の出力は“Ｏ”になるためＮＯＲゲート３か
らはＡｔの反転信号が出力され、端子５をプルアップし
ておいた場合Ａｉが端子５より出力される。従って、プ
ログラマブルレジスタｌの内容を″０゜゜にしておくこ
とによりアドレスＡｉのチェックをすることができる．
次にプログラマブルレジスタ１に″１”の値を前述のよ
うに読み込むと、該レジスタ１の出力は“１”となるた
め、ＮＯＲゲート３の出力は“ＯＮとなりＮチャネルト
ランジスタ４はオフする．このことにより端子５からの
入力が可能になる．この状態で端子の５人力を“Ｏ Ｉ
Ｔにし、■２によりＤフリップフロップ６をリセットす
る．次に端子５の入力を立ち上げると（注：この入力端
子は入力信号の立上りを検出する機能を持っている）Ｄ
フリップフロップ６はセットされ、信号Ｃが″１″とな
る．このようにプログラマブルレジスタｌの値を“１゜
“とすることによりテストモード時も自由に端子５より
入力信号を入れることができ、アドレス出力の影響を受
けることなく入力チェックを行うことができる．なお、
動作時の各部の波形を第２図に示す． 〔発明の効果〕 以上のようにこの発明によれば、プログラマブルレジス
タの値によりテスト用アドレス信号を端子より出力する
かどうかを制御できるため、非同期信号入力の端子とテ
スト用アドレス出力端子を共用してもテストが可能とな
る．このため、新たにテスト用アドレス出力端子を設け
る必要がないという効果がある．
レジスタｌにＣＰＵからの制御信号Ｉ１がハイレベルに
なることによりバスから゛０″が読み込まれると、Ｓ亥
レジスタ１の出力は“Ｏ”になるためＮＯＲゲート３か
らはＡｔの反転信号が出力され、端子５をプルアップし
ておいた場合Ａｉが端子５より出力される。従って、プ
ログラマブルレジスタｌの内容を″０゜゜にしておくこ
とによりアドレスＡｉのチェックをすることができる．
次にプログラマブルレジスタ１に″１”の値を前述のよ
うに読み込むと、該レジスタ１の出力は“１”となるた
め、ＮＯＲゲート３の出力は“ＯＮとなりＮチャネルト
ランジスタ４はオフする．このことにより端子５からの
入力が可能になる．この状態で端子の５人力を“Ｏ Ｉ
Ｔにし、■２によりＤフリップフロップ６をリセットす
る．次に端子５の入力を立ち上げると（注：この入力端
子は入力信号の立上りを検出する機能を持っている）Ｄ
フリップフロップ６はセットされ、信号Ｃが″１″とな
る．このようにプログラマブルレジスタｌの値を“１゜
“とすることによりテストモード時も自由に端子５より
入力信号を入れることができ、アドレス出力の影響を受
けることなく入力チェックを行うことができる．なお、
動作時の各部の波形を第２図に示す． 〔発明の効果〕 以上のようにこの発明によれば、プログラマブルレジス
タの値によりテスト用アドレス信号を端子より出力する
かどうかを制御できるため、非同期信号入力の端子とテ
スト用アドレス出力端子を共用してもテストが可能とな
る．このため、新たにテスト用アドレス出力端子を設け
る必要がないという効果がある．
第１図は本発明の一実施例によるテスト用アドレス出力
回路を備えた入力回路を示す図であり、第２図は第１図
の回路の動作波形図、第３図は従来のテストアドレス用
出力回路を備えた入力回路を示す図、第４図は第３図の
回路の動作波形図である． １はプログラマプルレジスタ、２はインバータ、３はＮ
ＯＲゲート、４はＮチャネルトランジスタ、５は端子、
６はＤフリップフロップ．
回路を備えた入力回路を示す図であり、第２図は第１図
の回路の動作波形図、第３図は従来のテストアドレス用
出力回路を備えた入力回路を示す図、第４図は第３図の
回路の動作波形図である． １はプログラマプルレジスタ、２はインバータ、３はＮ
ＯＲゲート、４はＮチャネルトランジスタ、５は端子、
６はＤフリップフロップ．
Claims (1)
- （１）通常に動作する第１の動作モードとテストなどの
ために使用される第２の動作モードとを持つマイクロコ
ンピュータにおいて、 プログラマブルレジスタと、 該プログラマブルレジスタの出力及び動作モード切り換
え信号を制御入力とし、アドレスを外部に出力するかど
うかを制御する制御回路と、該制御回路の出力を外部に
出力するための出力回路とを備えたことを特徴とするマ
イクロコンピュータテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1303896A JPH03163632A (ja) | 1989-11-21 | 1989-11-21 | マイクロコンピュータテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1303896A JPH03163632A (ja) | 1989-11-21 | 1989-11-21 | マイクロコンピュータテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03163632A true JPH03163632A (ja) | 1991-07-15 |
Family
ID=17926570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1303896A Pending JPH03163632A (ja) | 1989-11-21 | 1989-11-21 | マイクロコンピュータテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03163632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052747A (en) * | 1996-10-15 | 2000-04-18 | Nec Corporation | Microcomputer incorporating peripheral circuits |
-
1989
- 1989-11-21 JP JP1303896A patent/JPH03163632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052747A (en) * | 1996-10-15 | 2000-04-18 | Nec Corporation | Microcomputer incorporating peripheral circuits |
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