JPS61154330A - フレ−ム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル伝送のフレーム同期回路に係り
、特に受信データの始まシを検知する方法に関するもの
でめる。

〔従来の技術〕

一般にディジタル伝送を行なう上で、フレーム列は伝送
路上の雑音が加わることがめる丸め、フレーム列を構成
する各ビットの０（零）または１が伝送中に変化を生じ
、フレームに有するフレーム同期パターンを誤って検出
したシ、または別のタイミングで為シの一致が生じる可
能性がある。

従って、７レ一五同期回路においてよシ確実な同期パタ
ーンの検出を行なわなければならない。

このようなフレーム同期回路として、例えば第３図に示
すものが６つ九。図において、１はフレーム同期パター
ンの一致を検出する一致検出回路、２はフレームを構成
するビットに同期して発生するクロックの数を１フレー
ム相当のビット数Ｎまでカウントするカウンタ、３はこ
のカウンタ２の出力値を受け、該出力値の１〜Ｎに対応
するようＮ個設けられた加算器１４の中から、該出力値
に対応する加算器を選択する選択回路、５は論理和回路
である。

このような構成から成る従来のフレーム同期回路は、ま
ず一致検出回路１が第４図に示すディジタル信号列Ｆを
シリアルく受信し、データ開始を意味するフレーム同期
パターンＦ２とデータＦ３とから成るフレームＦ１が連
続的に入力される。同時にこの一致検出回路において既
知の同期パターンとの一致がとられる。一方、カウンタ
２では上記７レー五Ｆ１を構成するビットに同期し九ク
ロックを１フレーム相当のビット数Ｎｊでカウントし、
その次のビットで元の状態に戻るよう動作している。そ
のビット数Ｎまでの各カウント毎にカウンタ２の出力値
を選択回路３が受け、この選択回路３がその出力値に対
応するＮ個の加算器４のいずれか一つを選択する。その
時、選択された加算器４は一致検出回路１に一致出力が
あれば加算する。

１７レームでカウンタ２のカウント値は元に戻るので、
次のフレームの各ビットタイミングで発生する一致出力
は前フレームにおける同一ビットタイミングで発生した
一致出力と加算が行なわれる。

上記各加算器４に対し同一のオーバーフロー値を設定し
ておき、最も早くオーバーフローしたタイミングを論理
和回路５で検出する。このようにして検出されたタイミ
ングが受信データの始ｔｂを検知するための最も確実性
の高い同期検出タイミングである。

〔発明が解決しようとする問題点〕

従来の７レ一ム同期回路は以上のように構成されている
ので、加算器が１フレーム相当のビット数Ｎだけ必要で
あシ、またオーバーフロー値を大きめく設定すると同期
検出の確実性は高まるが、回路構成がぼう大になり、ｔ
た他の方法として回路構成を簡単にするためにフレーム
中の同期パターンの存在するタイミング区間（ウィンド
ウ）を予想し、その区間で最も確実性の高い同期検出タ
イミングを捜す方法もあるが、ウィンドウの設定回路が
別途必要となるなどの問題点があった。

この発明は上記のような問題点を解消する丸めになされ
九もので、回路を簡素化するとともに、確実性の高い同
期検出を行えるフレーム同期回路を得ることを目的とし
ている。

〔問題点を解決するための手段〕

この発明に係るフレーム同期回路は、フレーム中の各ビ
ットタイミング毎のフレーム同期有無の積算値をランダ
ムアクセスメモリに格納−ｇせ、積算の最も大きいビッ
トタイミングを検出するようにし虎ものである。

〔作　用〕

この発明におけるフレーム同期回路は、フレーム同期有
無の積算値が配憶内容可変なランダムアクセスメモリに
格納され、比較器が上記積算値の最大ビットタイミング
を検出するため、回路が簡素化され、信頼性の高いもの
となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において１はフレーム同期パターンノ一致検出回路、
２はフレームを構成するビットに同期し北りロククを１
７レ一ム相曲のビット数Ｎまでカウントするカウンタ、
６は上記クロックに同期した読出し、書込みパルスを発
生するパルス発生回路、７はカウンタ２の出力値をアド
レスとするランダムアクセスメモリ、８は一致検出回路
１の出力値とランダムアクセスメモリ７の胱出し出力値
を加脛する加算器、９は比較回路で６る。

次に動作を説明する。パルス発生回路６ではフレームＦ
１を構成するビットに同期したクロック〔第２図の６１
で示すクロック〕を受け、第２図の読出しパルス６ｂ、
書込みパルス６（ＩＫ示すような互にハイレベル及びロ
ーレベルが重なることのない２１！Ｉのパルスを発生す
る。これらの読出しパルス６ｂ、書込みパルス６６は例
えばクロック６ａの立上りと立下夛に同期畜せてパルス
を発生させれば良い。そして読出しパルスＢｂｏ＆初の
パルス６ｂ’により、カウンタ２の出力値をアドレスと
するランダムアクセスメモリ７のデータ読み出しを行な
う。この読み出されたデータは一致検出回路１で一致検
出された場合に加算器８で加算される。次にパルス発生
回路６からの次のパルス６Ｇ’１＝Ｊ−７上記と同一ア
ドレスとするランダムアクセスメモリ７ｖｃデータ書き
込みを行なう。

以上の繰返しを各ビットタイミング毎に行ない各フレー
ム中の同一ビットタイミングにおける一致数を加算して
いく。比較回路９では成る一定値と各ビットタイミング
毎に出力されるランダムアクセスメモリフの出力値とを
比較し、最も早く一定値を越えるランダムアクセスメモ
リ７の出力値を有するビットタイミングをもって７レ一
ム同期確立の検出タイミングとする。

なお、上記実施例では一致検出回路１はフレーム同期パ
ターンの全ビットが一致した時、一致有の信号を出力す
るものとしているが、フレーム列伝送路に雑音が存在す
る場合には必ずしも全ビットの一致が成立しない。そこ
で、一致検出回路１ではフレーム同期パターン中、一致
したビットの数を出力するようにし、ランダムアクセス
メモリ７における書込み、読み出し加算器８における加
算及び比較回路９における比軟も同様にフレーム同期パ
ターンの一致したビット数をもとに動作させれば、第１
図相当の構成でもって最も確実性の高いフレーム同期確
立のタイミングを検出することができる。

また、フレーム同期確立後もランダムアクセスメモリ７
のメモリ内容を一変リセットした上で、再度フレーム同
期確立タイミングを検出し、リセット前のタイミングと
同一かどうか比較することにより、フレーム同期保持の
検定ができる。

〔発明の効果〕

以上のように、この発明（よればフレーム中の各ビット
タイミング毎のフレーム同期有無の積算値をランダムア
クセスメモリに格納させ、積算値の最も大きいビットタ
イミングを検出するように構成したので、回路構成の小
型・簡略化及び信頼性の高いフレーム同期回路が得られ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるフレーム同期回路の
回路図、第２図は第１図のパルス発生回路６に入力する
クロック及び出力パルスを示すタイムチャート図、第３
図は従来のフレーム同期回路を示す回路図、第４図は一
般的なディジタル信号のフレーム列を示すフレーム構成
図でらる。 図において、１は一致検出回路、２はカクンタ、６はパ
ルス発生回路％　７Ｆ１ランダムアクセスメモリ、８は
加算器、９は比較回路である。 なお、各図中同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 手続補正書（自発）

Claims (1)

【特許請求の範囲】
1. ディジタル信号のフレーム列を受けて所定のフレーム同
   期パターンとの一致を検出する一致検出回路と、前記デ
   ィジタル信号のフレームのビットに同期したクロックを
   カウントするカウンタと、前記カウンタのクロックに同
   期して読出しパルス及び書き込みパルスを発生するパル
   ス発生回路と、前記カウンタの出力値をアドレスとし、
   前記フレーム中の各ビットタイミング毎のフレーム同期
   有無の積算値を格納するランダムアクセスメモリと、こ
   のランダムアクセスメモリの読出し出力値と前記一致検
   出回路の出力値を加算する加算器と、前記ランダムアク
   セスメモリの各ビットタイミング毎に出力される出力値
   と所定値とを比較することにより前記ランダムアクセス
   メモリの出力が最大となるビットタイミングを検出する
   比較器とを備えたフレーム同期回路。