JPH0338130A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPH0338130A JPH0338130A JP1173439A JP17343989A JPH0338130A JP H0338130 A JPH0338130 A JP H0338130A JP 1173439 A JP1173439 A JP 1173439A JP 17343989 A JP17343989 A JP 17343989A JP H0338130 A JPH0338130 A JP H0338130A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- synchronization
- bit
- protection
- detection circuit
- Prior art date
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- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 23
- 230000001360 synchronised effect Effects 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータ伝送における同期回路に関す
る。
る。
従来、この種の同期回路は第２図に示すように、入力端
子２０に入力されたデータ列中の同期ビットを同期ビッ
ト検出回路２１にて検出し、バイナリカウンタで形成さ
れるパルス生成回路２４から出力されるフレーム同期用
パルス２５との一致不一致を一致不一致検出回路２２に
て行い、前方保護段数分の不一致が連続した場合、同期
はずれ状態となり、次に、前記同期ビット検出回路２１
にて同期ビットを検出した場合、前記パルス生成回路２
４は保護回路２３からのリセット信号２６によりリセッ
トされ以後、前記一致不一致検出回路２２にてフレーム
同期用パルス２５と同期ビットの一致が後方保護膜数分
連続した場合、同期状態となるような回路構成となって
いた。
子２０に入力されたデータ列中の同期ビットを同期ビッ
ト検出回路２１にて検出し、バイナリカウンタで形成さ
れるパルス生成回路２４から出力されるフレーム同期用
パルス２５との一致不一致を一致不一致検出回路２２に
て行い、前方保護段数分の不一致が連続した場合、同期
はずれ状態となり、次に、前記同期ビット検出回路２１
にて同期ビットを検出した場合、前記パルス生成回路２
４は保護回路２３からのリセット信号２６によりリセッ
トされ以後、前記一致不一致検出回路２２にてフレーム
同期用パルス２５と同期ビットの一致が後方保護膜数分
連続した場合、同期状態となるような回路構成となって
いた。
上述した従来の同期回路では、前方保護段数分の不一致
を検出し同期はずれ状態となり、次に同期ビットを検出
した場合にパルス生成回路をリセットし、後方保護膜数
分の一致を検出して同期状態となるため、同期状態にお
いてデータ列の位相がずれたような場合、再同期状態に
なるのに時間がかかるという欠点があった。
を検出し同期はずれ状態となり、次に同期ビットを検出
した場合にパルス生成回路をリセットし、後方保護膜数
分の一致を検出して同期状態となるため、同期状態にお
いてデータ列の位相がずれたような場合、再同期状態に
なるのに時間がかかるという欠点があった。
本発明の目的は前記課題を解決した同期回路を提供する
ことにある。
ことにある。
〔課題を解決するための手段］
前記目的を達成するため、本発明に係る同期回路におい
ては、入力されたデータ列中の同期ビットを検出する同
期ビット検出回路と、前記同期ビット検出回路の出力を
保持する保持回路と、２つの保護回路と、バイナリカウ
ンタで形成されるパルス生成回路と、前記同期ビット検
出回路で検出された同期ビットとパルス生成回路から出
力されるフレーム同期用パルスとの一致及び不一致を検
出する一致不一致検出回路とを有し、保持回路の出力及
び一方の保護回路の出力に基づいて前記パルス生成回路
の初期値を設定するようにしたものである。
ては、入力されたデータ列中の同期ビットを検出する同
期ビット検出回路と、前記同期ビット検出回路の出力を
保持する保持回路と、２つの保護回路と、バイナリカウ
ンタで形成されるパルス生成回路と、前記同期ビット検
出回路で検出された同期ビットとパルス生成回路から出
力されるフレーム同期用パルスとの一致及び不一致を検
出する一致不一致検出回路とを有し、保持回路の出力及
び一方の保護回路の出力に基づいて前記パルス生成回路
の初期値を設定するようにしたものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路構成図である。
図において、２は同期ビット検出回路、３は一致不一致
検出回路、４，７は保護回路、５はパルス生成回路、６
は保持回路である。
検出回路、４，７は保護回路、５はパルス生成回路、６
は保持回路である。
同期はずれ状態において、入力端子ｌに入力されたデー
タ列中の同期ビットは同期ビット検出回路２で検出され
る。同期ビット検出回路２で検出された同期ビットは、
保持回路６に入力され、パルス生成回路５中のバイナリ
カウンタの値１０を保持し、次に同期ビットを検出した
際のバイナリカウンタの値１０が一致したとき、保護回
路７に一致情報を出力する。このようにして後方保護膜
数分一致が連続した場合、保持回路６から出力される初
期値情報１２及び保護回路７から出力される初期値設定
パルス１３によりパルス生成回路５の初期値を設定し同
期状態となる。また、同期状態において、入力端子ｌに
入力されるデータ列の位相がずれたような場合、一致不
一致検出回路３にて同期ビットとパルス生成回路５から
出力されるフレーム同期用パルス８との不一致が検出さ
れ、前方保護状態に入ると同時に一致不一致検出回路３
からイネーブル信号１１が出力され保持回路６がイネー
ブル状態となり、同期ビット検出回路２で新たに検出し
た同期ビットにてパルス生成回路５中のバイナリカウン
タの値１０を保持し、次に同期ビットを検出したときの
バイナリカウンタの値ＩＯが一致したとき、保護回路７
に一致情報を出力する。このようにして後方保護膜数分
の一致“が連続し、保護回路４の前方保護が解除された
とき、保護回路４から出力される初期値設定イネーブル
信号９と保持回路６から出力される初期値情報１２及び
保護回路７から出力される初期値設定パルス１３により
パルス生成回路５の初期値を設定し同期状態となる。
タ列中の同期ビットは同期ビット検出回路２で検出され
る。同期ビット検出回路２で検出された同期ビットは、
保持回路６に入力され、パルス生成回路５中のバイナリ
カウンタの値１０を保持し、次に同期ビットを検出した
際のバイナリカウンタの値１０が一致したとき、保護回
路７に一致情報を出力する。このようにして後方保護膜
数分一致が連続した場合、保持回路６から出力される初
期値情報１２及び保護回路７から出力される初期値設定
パルス１３によりパルス生成回路５の初期値を設定し同
期状態となる。また、同期状態において、入力端子ｌに
入力されるデータ列の位相がずれたような場合、一致不
一致検出回路３にて同期ビットとパルス生成回路５から
出力されるフレーム同期用パルス８との不一致が検出さ
れ、前方保護状態に入ると同時に一致不一致検出回路３
からイネーブル信号１１が出力され保持回路６がイネー
ブル状態となり、同期ビット検出回路２で新たに検出し
た同期ビットにてパルス生成回路５中のバイナリカウン
タの値１０を保持し、次に同期ビットを検出したときの
バイナリカウンタの値ＩＯが一致したとき、保護回路７
に一致情報を出力する。このようにして後方保護膜数分
の一致“が連続し、保護回路４の前方保護が解除された
とき、保護回路４から出力される初期値設定イネーブル
信号９と保持回路６から出力される初期値情報１２及び
保護回路７から出力される初期値設定パルス１３により
パルス生成回路５の初期値を設定し同期状態となる。
〔発明の効果］
以上説明したように本発明は前方保護中に後方保護を開
始するため、同期状態からの同期はずれ、再同期状態ま
での時間を短くできるという効果を有する。
始するため、同期状態からの同期はずれ、再同期状態ま
での時間を短くできるという効果を有する。
第１図は本発明の一実施例を示す回路構成図、第２図は
従来例を示す回路構成図である。 ｌ・・・入力端子 ２・・・同期ビット検出回路
３・・・一致不一致検出回路 ４・・・保護回路５・・
・パルス生成回路 ６・・・保持回路７・・・保護
回路 ８・・・フレーム同期用パルス９・・・初
期値設定イネーブル信号
従来例を示す回路構成図である。 ｌ・・・入力端子 ２・・・同期ビット検出回路
３・・・一致不一致検出回路 ４・・・保護回路５・・
・パルス生成回路 ６・・・保持回路７・・・保護
回路 ８・・・フレーム同期用パルス９・・・初
期値設定イネーブル信号
Claims (1)
- （１）入力されたデータ列中の同期ビットを検出する同
期ビット検出回路と、前記同期ビット検出回路の出力を
保持する保持回路と、２つの保護回路と、バイナリカウ
ンタで形成されるパルス生成回路と、前記同期ビット検
出回路で検出された同期ビットとパルス生成回路から出
力されるフレーム同期用パルスとの一致及び不一致を検
出する一致不一致検出回路とを有し、保持回路の出力及
び一方の保護回路の出力に基づいて前記パルス生成回路
の初期値を設定するようにしたことを特徴とする同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173439A JPH0821923B2 (ja) | 1989-07-05 | 1989-07-05 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173439A JPH0821923B2 (ja) | 1989-07-05 | 1989-07-05 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338130A true JPH0338130A (ja) | 1991-02-19 |
| JPH0821923B2 JPH0821923B2 (ja) | 1996-03-04 |
Family
ID=15960492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173439A Expired - Lifetime JPH0821923B2 (ja) | 1989-07-05 | 1989-07-05 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821923B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104119200B (zh) * | 2014-07-29 | 2016-06-08 | 宁波巨化化工科技有限公司 | 一种四氯化碳的吸附提纯方法 |
-
1989
- 1989-07-05 JP JP1173439A patent/JPH0821923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821923B2 (ja) | 1996-03-04 |
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