JPS61156865A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61156865A JPS61156865A JP59277448A JP27744884A JPS61156865A JP S61156865 A JPS61156865 A JP S61156865A JP 59277448 A JP59277448 A JP 59277448A JP 27744884 A JP27744884 A JP 27744884A JP S61156865 A JPS61156865 A JP S61156865A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Physical Vapour Deposition (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体装置を構成する
容量の構造に関する。
容量の構造に関する。
ダイナミックＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）等の構成要素として容量全具備した半
導体装置においては、チップ中に占める容量の面積が大
きく、そのため上記半導体装置の小屋化の妨げとなって
いる。従って容量の面積ｔ″）極力小さくすることが上
記半導体装置の高密度化を計る上で重要である。
Ｍｅｍｏｒｙ）等の構成要素として容量全具備した半
導体装置においては、チップ中に占める容量の面積が大
きく、そのため上記半導体装置の小屋化の妨げとなって
いる。従って容量の面積ｔ″）極力小さくすることが上
記半導体装置の高密度化を計る上で重要である。
容量の占める面積を小さく、かつ大きな容量値を得るた
めに、従来、誘電材料としての誘電率の大きなタンタル
の酸化物を用いた構造が試みらｎている。第６図はタン
タル酸化物を誘電体として形成した容量の一例の断面図
であり、単結晶シリコン又は多結晶シリコン層１の上に
タンタル酸化物の誘電体層２ｔ−介して多結晶シリコン
層３ｔ−形、成し容量を構成していた。
めに、従来、誘電材料としての誘電率の大きなタンタル
の酸化物を用いた構造が試みらｎている。第６図はタン
タル酸化物を誘電体として形成した容量の一例の断面図
であり、単結晶シリコン又は多結晶シリコン層１の上に
タンタル酸化物の誘電体層２ｔ−介して多結晶シリコン
層３ｔ−形、成し容量を構成していた。
また誘電体層としてタンタルとシリコンと酸素の化合物
及びタンタルとシリコンと酸素と窒素の化合物を使った
容量が特開昭５８−１０８５５ 号に発表されている。
及びタンタルとシリコンと酸素と窒素の化合物を使った
容量が特開昭５８−１０８５５ 号に発表されている。
上記した第６図に示すタレタル酸化物を誘電体とする容
量は、タンタル酸化物の誘電率が大きいので、たしかに
大きな容量が得らｎるが、−万洩れ電流が極めて大きく
、装置の高密度化を計る目的からに大きな問題となって
いる。
量は、タンタル酸化物の誘電率が大きいので、たしかに
大きな容量が得らｎるが、−万洩れ電流が極めて大きく
、装置の高密度化を計る目的からに大きな問題となって
いる。
従って、本発明の第１の目的に洩れ電流のすくないタン
タルの化合物を使った容量を具備する半導体装（ｔを提
供することにある。
タルの化合物を使った容量を具備する半導体装（ｔを提
供することにある。
−万、誘電体としてタンタルとシリコンと酸素の化合物
もしくはタンタルとシリコンと酸素と窒素の化合物を使
用すれば洩れ電流は大幅に小さくすることができるが、
それにともない誘電率は小さくなってしまう。従って装
置の小型化、高密度化を達成するためには誘電ｙ＄金あ
まりさげることなく、かつ洩ｎ電流のすくないタンタル
金含む誘電体層並びにその構造が望まれていた。
もしくはタンタルとシリコンと酸素と窒素の化合物を使
用すれば洩れ電流は大幅に小さくすることができるが、
それにともない誘電率は小さくなってしまう。従って装
置の小型化、高密度化を達成するためには誘電ｙ＄金あ
まりさげることなく、かつ洩ｎ電流のすくないタンタル
金含む誘電体層並びにその構造が望まれていた。
本発明者は’Ｉ’ａｚｏｓ膜中に混入する８ｉ０２の量
と電気特性の関係について第３図の関係があることを知
った。第２図は誘電率および耐圧（定量のリーク電流が
流れるときの電圧）が８１０２の混入量に対し変化する
様子を示したものであり、 ８ｉ０ｚ混入量が多くなる
と耐圧は改善さするが、誘電率が著しく低下することを
示している。そこで本発明者は一つの誘電体に２つの層
を形成することを考えた。
と電気特性の関係について第３図の関係があることを知
った。第２図は誘電率および耐圧（定量のリーク電流が
流れるときの電圧）が８１０２の混入量に対し変化する
様子を示したものであり、 ８ｉ０ｚ混入量が多くなる
と耐圧は改善さするが、誘電率が著しく低下することを
示している。そこで本発明者は一つの誘電体に２つの層
を形成することを考えた。
従りて、本発明の第２の目的は、誘電率を大きくさげる
ことなく、かつ洩れ電流の小さいタンタル化合物を誘電
体とする容量を具備する半導体装置を提供することにあ
る。
ことなく、かつ洩れ電流の小さいタンタル化合物を誘電
体とする容量を具備する半導体装置を提供することにあ
る。
本発明の＠１の発明の半導体装置は、半導体基板又は電
極の表面にタンタルを含む化合物よりなる誘電体層、電
極を積層して形成された容量を具備する半導体装置にお
いて、前記誘電体層がタンタルとアルミニウムと酸素と
の化合物より構成される。
極の表面にタンタルを含む化合物よりなる誘電体層、電
極を積層して形成された容量を具備する半導体装置にお
いて、前記誘電体層がタンタルとアルミニウムと酸素と
の化合物より構成される。
また、本発明の第２の発明の半導体装置は、半導淳基板
又に電極の表面にタンタルを含む化合物よりなる誘電体
層、電極を積層して形成さｎた容量を具備する半導体装
置において、前記誘電体層にタンタルに対し化合物を形
成する物質の混入量が膜内部では少く、膜の表裏並びに
端部では多く含んで構成さｎる。
又に電極の表面にタンタルを含む化合物よりなる誘電体
層、電極を積層して形成さｎた容量を具備する半導体装
置において、前記誘電体層にタンタルに対し化合物を形
成する物質の混入量が膜内部では少く、膜の表裏並びに
端部では多く含んで構成さｎる。
なお、第２の発明の誘電体層としてにタンタルとシリコ
ンと酸素の化合物、又はタンタルとアルミニウムと酸素
とからなる化合物、又はタンタルとシリコンと酸素と窒
素とからなる化合物を適用することに工す効果を発揮す
ることができる。
ンと酸素の化合物、又はタンタルとアルミニウムと酸素
とからなる化合物、又はタンタルとシリコンと酸素と窒
素とからなる化合物を適用することに工す効果を発揮す
ることができる。
以下、本発明の実施例について５図面を参照して説明す
る。第１図は本発明の第１の実施例の断面図であり、ｎ
チャ／ネルＭＯｆ９構造のダイナミックＲＡＭＣ）メモ
リセルの断ｒＭｔ−示す。第１図において、１）はＰ型
のシリコン基板、１２１）！素子領域を分離するフィー
ルド酸化膜、１３および１４はｎ型の高濃度不純物領域
、１５はゲート酸化膜。
る。第１図は本発明の第１の実施例の断面図であり、ｎ
チャ／ネルＭＯｆ９構造のダイナミックＲＡＭＣ）メモ
リセルの断ｒＭｔ−示す。第１図において、１）はＰ型
のシリコン基板、１２１）！素子領域を分離するフィー
ルド酸化膜、１３および１４はｎ型の高濃度不純物領域
、１５はゲート酸化膜。
１６［多結晶シリコン等よりなるゲート電極、１７は誘
電体層％ １８は電極、１９は絶縁層をそれぞれ示す。
電体層％ １８は電極、１９は絶縁層をそれぞれ示す。
上記第１図において、誘電体層１７とその上下に配設さ
れた不純物領域１４および電極１８とに工９％容量が構
成されることは周知である。この容量の誘電体層１７は
、従来Ｓム０冨が多く使われていたが、本賽施例ではこ
れをタンタル（Ｔａ）、アルミニウム（九〇、酸素（０
２）の化合物Ｔａ ｘＡｊｙＯｚを用いて形成した。
れた不純物領域１４および電極１８とに工９％容量が構
成されることは周知である。この容量の誘電体層１７は
、従来Ｓム０冨が多く使われていたが、本賽施例ではこ
れをタンタル（Ｔａ）、アルミニウム（九〇、酸素（０
２）の化合物Ｔａ ｘＡｊｙＯｚを用いて形成した。
上記ＴａｘＡｌｙＯｚ 工９なる誘電体層１７を形成
する方法に、特に限定する必！！にないが、その一方法
としてはコ愉スパッタ（Ｃｏ−＠ｐｕｔ ｔｌｒ） 法
ｒ用いることでア今。即ち通常のコ・スパッタ法におい
て、それぞれ酸化タンタル（Ｔ３ｘＯｓ）および酸化ア
ルミニウム（ＡｔｚＯａ）よりなる２個のターゲットを
用いｎばよい。
する方法に、特に限定する必！！にないが、その一方法
としてはコ愉スパッタ（Ｃｏ−＠ｐｕｔ ｔｌｒ） 法
ｒ用いることでア今。即ち通常のコ・スパッタ法におい
て、それぞれ酸化タンタル（Ｔ３ｘＯｓ）および酸化ア
ルミニウム（ＡｔｚＯａ）よりなる２個のターゲットを
用いｎばよい。
またＴａｙＡｔｙＣ）ｚエフなる誘電体層を形成する他
の方法は気相成長法を用いることである。例えばＴａＣ
ｌ３およびＡｔ（ＣＨｘ ） ａ ｔ−反応炉に導き酸
素と反応させｎば工い。
の方法は気相成長法を用いることである。例えばＴａＣ
ｌ３およびＡｔ（ＣＨｘ ） ａ ｔ−反応炉に導き酸
素と反応させｎば工い。
このように、 ＴａｘＡｊｙＯｚ よりなる誘電体層
管用いて形成した容量は比誘電率が通常用いられるＳｉ
ｎｇのそれの数倍大きいため、同一容量値を得る面積を
極めて小さくすることができる。さらに本発明によるＴ
ａｘＡｌｙＯｚｌｌｌＪｄ洩れ電流が１０−’Ａ以下と
極めで小さい九め半導体装置の高密度化用の容量の誘電
体膜として十分効果を発揮できる。
管用いて形成した容量は比誘電率が通常用いられるＳｉ
ｎｇのそれの数倍大きいため、同一容量値を得る面積を
極めて小さくすることができる。さらに本発明によるＴ
ａｘＡｌｙＯｚｌｌｌＪｄ洩れ電流が１０−’Ａ以下と
極めで小さい九め半導体装置の高密度化用の容量の誘電
体膜として十分効果を発揮できる。
第２図は本発明の第２賽施例の容量の誘電体層の組成構
造全説明するための図であり、膜内部の８ｉ、０又はＳ
ｉ、ｑＮ又に人１．０の混入量を示している。図から明
らかなように、Ｓｉ、Ｏ又はＳｊ、Ｏ。
造全説明するための図であり、膜内部の８ｉ、０又はＳ
ｉ、ｑＮ又に人１．０の混入量を示している。図から明
らかなように、Ｓｉ、Ｏ又はＳｊ、Ｏ。
Ｎ又にＡ４０の混入量は膜内部では少く、膜の表裏で多
い。即ち膜内部では８ｉ、０もしくは８ｉ、０゜Ｎもし
くはＡｔ、 Ｏの混入量を少く、比誘電率を高め、膜の
表裏では反応による洩れ電流の増加を防止するために前
記物質の混入量を多くしである。
い。即ち膜内部では８ｉ、０もしくは８ｉ、０゜Ｎもし
くはＡｔ、 Ｏの混入量を少く、比誘電率を高め、膜の
表裏では反応による洩れ電流の増加を防止するために前
記物質の混入量を多くしである。
上記膜構造の誘電体層を形成する方法は特に限定する必
要框ないが、その一方法としては前記したようにコ・ス
パッタ法金用いることである。即ち通常のスパッタ法に
おいてＴａ２０ｇと８ｉ０２もしくにＴ幻ＯＢとん１０
３工９なる２個のターゲットを用いればよく、混入量を
変えるｖｃは２個の゛ターゲットに加わるパワーを変え
るとか、半導体装置のそれぞれのターゲットに対する露
出時間金変えること等にエリ容易Ｖｃ賽施できる。
要框ないが、その一方法としては前記したようにコ・ス
パッタ法金用いることである。即ち通常のスパッタ法に
おいてＴａ２０ｇと８ｉ０２もしくにＴ幻ＯＢとん１０
３工９なる２個のターゲットを用いればよく、混入量を
変えるｖｃは２個の゛ターゲットに加わるパワーを変え
るとか、半導体装置のそれぞれのターゲットに対する露
出時間金変えること等にエリ容易Ｖｃ賽施できる。
まｔ、他の方法としては、気相成長法を用い。
膜形底時間に対し、Ｓｉ、０もしくに８ｉ、ｑＮもしく
はＡ４０ｔ−含むガスの反応炉への導入量全変化させる
ことｉｃより容易に本発明に用いる誘電体層を形成する
ことができる。
はＡ４０ｔ−含むガスの反応炉への導入量全変化させる
ことｉｃより容易に本発明に用いる誘電体層を形成する
ことができる。
なお、以上説明した誘電体層を適用したダイナオ、りＲ
ＡＭのメモリセルに第１図と全く同一構造でよく、その
容量に、誘電体層のみを層の表裏には８４．０又はＳｔ
、０．Ｎ又はＡｊ、 ０の混入量を多く、膜内部では少
くなった構造のタンタル化合物としており、高濃度不純
物１４と電極１８とから構成されている。
ＡＭのメモリセルに第１図と全く同一構造でよく、その
容量に、誘電体層のみを層の表裏には８４．０又はＳｔ
、０．Ｎ又はＡｊ、 ０の混入量を多く、膜内部では少
くなった構造のタンタル化合物としており、高濃度不純
物１４と電極１８とから構成されている。
第４図は本発明の第３の実施例の断面図である。
本実施例は本発明に係る容量を用いて作成した他のダイ
ナミックＲＡＭのメモリセルである。本実施例において
は誘電体層１７と共にその誘電体層１７と高濃度不純物
領域１４の間にシリサイド層２０が挿入されており容量
の信頼性をより向上させることができる。図においては
第１図と同一部分は同一符号で示しである。
ナミックＲＡＭのメモリセルである。本実施例において
は誘電体層１７と共にその誘電体層１７と高濃度不純物
領域１４の間にシリサイド層２０が挿入されており容量
の信頼性をより向上させることができる。図においては
第１図と同一部分は同一符号で示しである。
第５図は本発明の第４の実施例のｇＩ部部面面図あり、
本発明に係る容量金量いて作成した他のダイナミックＲ
ＡＭのメモリセルを示す。なお、図において、第１図〜
第４図と同一部分は同一符号で示しである。本実施例で
は、容量部が半導体基板１）０表面に設けられた凹部に
形成されており。
本発明に係る容量金量いて作成した他のダイナミックＲ
ＡＭのメモリセルを示す。なお、図において、第１図〜
第４図と同一部分は同一符号で示しである。本実施例で
は、容量部が半導体基板１）０表面に設けられた凹部に
形成されており。
容量部の面積ｔ−冥効的に広くすることに工り大きな容
量値金得ることができる。
量値金得ることができる。
このように形成した上記実施例のダイナミックＲＡＭは
前記した組成、Ｗ造の誘電体層を用いているため、誘電
率の低下が少なく、従りそ容量を小屋にすることができ
る之め、当該容量を用いた装置を高密度化することがで
きる。
前記した組成、Ｗ造の誘電体層を用いているため、誘電
率の低下が少なく、従りそ容量を小屋にすることができ
る之め、当該容量を用いた装置を高密度化することがで
きる。
以上説明したように、本発明によれば、誘電体層みして
りｌタルとアルオニウムと酸素からなるりｌタルの化合
物ＴａｘＡｔｙｏｚ を用いることによりこれを用いた
容量に比誘電率が通常用いられる８ｉｏｎの数倍大きい
ため同一容量値を得るＣＩ積を極めて小さくすることが
できると共に、洩れ電流も極めて小さくすることができ
る。
りｌタルとアルオニウムと酸素からなるりｌタルの化合
物ＴａｘＡｔｙｏｚ を用いることによりこれを用いた
容量に比誘電率が通常用いられる８ｉｏｎの数倍大きい
ため同一容量値を得るＣＩ積を極めて小さくすることが
できると共に、洩れ電流も極めて小さくすることができ
る。
また、誘電体層として夕／タルとシリコント酸素からな
る化合物、もしくは夕／タルとシリコンと酸素と窒素か
らなる化合物、もしくに夕／タルとアルミニウムと酸素
とからなる化合物のいず几かを誘電体として用いながら
も比誘電率の低下がすくなく、かつ洩れ電流の極めて少
い容量が実現できるため本発明の主ｇｋｓの容量ｔ−構
成要素として具備する半導体装置を高密度化することが
できる。
る化合物、もしくは夕／タルとシリコンと酸素と窒素か
らなる化合物、もしくに夕／タルとアルミニウムと酸素
とからなる化合物のいず几かを誘電体として用いながら
も比誘電率の低下がすくなく、かつ洩れ電流の極めて少
い容量が実現できるため本発明の主ｇｋｓの容量ｔ−構
成要素として具備する半導体装置を高密度化することが
できる。
第１図に本発明の一実施例の断面図、ＩＮ２図は本発明
の主要部である誘電体膜の組成構造を説明するための図
、第３図に本発明の原理説明用ＯＴ ａ ２０ｓとＳ
ｉ０２ の比率とコ／デ／ザ特性との関係を示す図、第
４図、′ｌＸ５図にそれぞれ本発明の他の実施例の断面
図、第６図は従来例の断面図である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・誘電
体層、３・・・・・・多結晶シリコン層、１）・・・・
・・Ｐ型シリコン基板、１２−−−−＝７４−にド酸化
膜、１３，１４，１４ａ・・・・・・高濃度不純物領域
、１５・・・・・・ゲート酸化膜、１６・・・・・・多
結晶シリコン％ １７，１７８・・・・・・誘電体層、
１８，１８１・・・・・・電極、１９・・・・・・絶縁
層、２０．２０ａ・・・・・・シリサ・イド層。 亨１頂 Ｎｆ表位ドブづの（Ｅ麹 矛２８２Ｉ 牛３＠ ′￥−４回 ￥２回
の主要部である誘電体膜の組成構造を説明するための図
、第３図に本発明の原理説明用ＯＴ ａ ２０ｓとＳ
ｉ０２ の比率とコ／デ／ザ特性との関係を示す図、第
４図、′ｌＸ５図にそれぞれ本発明の他の実施例の断面
図、第６図は従来例の断面図である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・誘電
体層、３・・・・・・多結晶シリコン層、１）・・・・
・・Ｐ型シリコン基板、１２−−−−＝７４−にド酸化
膜、１３，１４，１４ａ・・・・・・高濃度不純物領域
、１５・・・・・・ゲート酸化膜、１６・・・・・・多
結晶シリコン％ １７，１７８・・・・・・誘電体層、
１８，１８１・・・・・・電極、１９・・・・・・絶縁
層、２０．２０ａ・・・・・・シリサ・イド層。 亨１頂 Ｎｆ表位ドブづの（Ｅ麹 矛２８２Ｉ 牛３＠ ′￥−４回 ￥２回
Claims (1)
- 【特許請求の範囲】 （１）半導体基板又は電極の表面にタンタルを含む化合
物よりなる誘電体層、電極を積層して形成された容量を
具備する半導体装置において、前記誘電体層がタンタル
とアルミニウムと酸素との化合物よりなることを特徴と
する半導体装置。（２）半導体基賠又は電極の表面にタ
ンタルを含む化合物よりなる誘電体層、電極を積層して
形成された容量を具備する半導体装置において、前記誘
電体層はタンタルに対し化合物を形成する物質の混入量
が膜内部では、少く、膜の表裏並びに端部では多く含ま
れることを特徴とする半導体装置。 （３）誘電体層がタンタルとシリコンと酸素からなる化
合物、又はタンタルとアルミニウムと酸素からなる化合
物、又はタンタルとシリコンと酸素と窒素からなる化合
物である特許請求の範囲第（２）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277448A JPS61156865A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277448A JPS61156865A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156865A true JPS61156865A (ja) | 1986-07-16 |
Family
ID=17583714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277448A Pending JPS61156865A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156865A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281752A (ja) * | 1985-10-07 | 1987-04-15 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
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| US5541454A (en) * | 1990-05-31 | 1996-07-30 | Canon Kabushiki Kaisha | Semiconductor device containing electrostatic capacitive element and method for manufacturing same |
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| JP2001230386A (ja) * | 1999-12-22 | 2001-08-24 | Hynix Semiconductor Inc | 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法 |
| JP2008252118A (ja) * | 1998-03-12 | 2008-10-16 | Lucent Technol Inc | ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセス |
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-
1984
- 1984-12-28 JP JP59277448A patent/JPS61156865A/ja active Pending
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