JPS632363A - 容量膜 - Google Patents
容量膜Info
- Publication number
- JPS632363A JPS632363A JP61145398A JP14539886A JPS632363A JP S632363 A JPS632363 A JP S632363A JP 61145398 A JP61145398 A JP 61145398A JP 14539886 A JP14539886 A JP 14539886A JP S632363 A JPS632363 A JP S632363A
- Authority
- JP
- Japan
- Prior art keywords
- film
- mixed
- region
- concentration
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012528 membrane Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 229920005591 polysilicon Polymers 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 abstract description 4
- 239000000126 substance Substances 0.000 abstract description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 abstract 2
- ZKATWMILCYLAPD-UHFFFAOYSA-N niobium pentoxide Chemical compound O=[Nb](=O)O[Nb](=O)=O ZKATWMILCYLAPD-UHFFFAOYSA-N 0.000 abstract 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 abstract 2
- 229910002113 barium titanate Inorganic materials 0.000 abstract 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 abstract 1
- 230000029305 taxis Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 9
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 102220543423 26S proteasome non-ATPase regulatory subunit 10_L20S_mutation Human genes 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は容量膜に関し、特に半導体ダイナミックＲＡＭ
等の情報蓄積容量部の容量膜の構造に関する。
等の情報蓄積容量部の容量膜の構造に関する。
ダイナミックＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）のごとく、構成要素として容Ｉｋ金具備
した半導体装置においては、チップ中に占める容量の面
積を極力小さくすることが上記半導体装置の高密度化を
計る上で、！要である。容量の占める面積を小さくかつ
大きな容量値を得るために、従来、誘電材料としての比
訪電率の大きなＴａ酸化物、Ｔｉ酸化物、ｚｒ酸化物、
Ｈｆ酸化物などを用いることが試みられている。ところ
が、これら酸化物からなる絶縁膜はリーク電流が極めて
大きく、半導体装置の高密度化を計る目的から有望視さ
れながらも実用化に至っていない。この原因としては、
これら絶縁膜が形成された時点で多結晶の膜であったシ
、あるいは膜形成後時には非晶質であってもその後の低
温熱処理（６００’Ｃａ度）で多結晶の膜に変質するこ
とから、結晶粒界にそって電流カニ流れ易いためである
と推定される。従ってこれら膜のリーク電流を低減する
ためには、多結晶の膜になることを防止すればよいと言
える。
Ｍｅｍｏｒｙ）のごとく、構成要素として容Ｉｋ金具備
した半導体装置においては、チップ中に占める容量の面
積を極力小さくすることが上記半導体装置の高密度化を
計る上で、！要である。容量の占める面積を小さくかつ
大きな容量値を得るために、従来、誘電材料としての比
訪電率の大きなＴａ酸化物、Ｔｉ酸化物、ｚｒ酸化物、
Ｈｆ酸化物などを用いることが試みられている。ところ
が、これら酸化物からなる絶縁膜はリーク電流が極めて
大きく、半導体装置の高密度化を計る目的から有望視さ
れながらも実用化に至っていない。この原因としては、
これら絶縁膜が形成された時点で多結晶の膜であったシ
、あるいは膜形成後時には非晶質であってもその後の低
温熱処理（６００’Ｃａ度）で多結晶の膜に変質するこ
とから、結晶粒界にそって電流カニ流れ易いためである
と推定される。従ってこれら膜のリーク電流を低減する
ためには、多結晶の膜になることを防止すればよいと言
える。
膜が多結晶になる原因としては、絶Ｒ膜形成時にあるい
はその後の熱処理の際に、絶縁膜とＳｉ基板とが反応し
絶縁膜中にＳｉが人、り界面が乱れるためと推定される
。かかる反応を防止するために、従来例えばＴａｘｅｓ
膜とＳｉ基板との間に非晶質のＳ ｉＯｚやＳｉＮｘ膜
をはさんで２層構造にした１）、Ｔａｘｅｓ膜中にＳｉ
等を混入することが検討されている。
はその後の熱処理の際に、絶縁膜とＳｉ基板とが反応し
絶縁膜中にＳｉが人、り界面が乱れるためと推定される
。かかる反応を防止するために、従来例えばＴａｘｅｓ
膜とＳｉ基板との間に非晶質のＳ ｉＯｚやＳｉＮｘ膜
をはさんで２層構造にした１）、Ｔａｘｅｓ膜中にＳｉ
等を混入することが検討されている。
上述した従来のＴａｘｅｓ膜の多結晶化を防止する方法
は、以下のような欠点がある。Ｔａｘｅｓ膜とＳｉ基板
との間に非晶質の５ｉＯｚやＳｉＮｘ 膜をはさんで
２層構造する方法は、容量値が低減するという欠点があ
る。また、Ｔａｘｅｓ膜中にＳｔ等を混入させる方法は
、Ｓｉ基板との反応を防止するために混入量を１０％程
度にある必要があシ、この場合リーク電流は低減できる
が、容量値も大きく低減してしまう欠点がある。
は、以下のような欠点がある。Ｔａｘｅｓ膜とＳｉ基板
との間に非晶質の５ｉＯｚやＳｉＮｘ 膜をはさんで
２層構造する方法は、容量値が低減するという欠点があ
る。また、Ｔａｘｅｓ膜中にＳｔ等を混入させる方法は
、Ｓｉ基板との反応を防止するために混入量を１０％程
度にある必要があシ、この場合リーク電流は低減できる
が、容量値も大きく低減してしまう欠点がある。
上述したように、容量値を低減させず、リーク；亀
電算を低減できる方法は開発されておらず、Ｔａｘｅｓ
膜未だ実用化されていない。
膜未だ実用化されていない。
本発明の目的は、リーク電流が小さくかつ容量値の大き
い容量膜を提供することにある。
い容量膜を提供することにある。
本発明の容量膜は、例えばＴＩＬ２０５膜中のＳｉ濃度
のプロファイルを変え、Ｓｉ基板との界面付近ではＳｉ
濃度を高くして膜の多結晶化を防いでリーク電流を低減
し、膜の内部ではＳｉ濃度を微量に抑えることで容量値
の低下を防ぎ、結果的にＴａｚＱｓ膜全体としてリーク
電流が小さく容量値の大きい膜としたものである。
のプロファイルを変え、Ｓｉ基板との界面付近ではＳｉ
濃度を高くして膜の多結晶化を防いでリーク電流を低減
し、膜の内部ではＳｉ濃度を微量に抑えることで容量値
の低下を防ぎ、結果的にＴａｚＱｓ膜全体としてリーク
電流が小さく容量値の大きい膜としたものである。
本発明の容量膜は、Ｔａ２ｅｓ、ＴｉＯ２，ＮｂｚＯｓ
。
。
Ｈｆ０ｚ、Ｚｒ０ｚ、ＢＴｉＯｓＯうちいずれかにＳｔ
。
。
Ａ６．Ｇａ、Ｐ、Ｂのうちいずれかひとつの元素が含ま
れ、かつ、この元素濃度が膜の表面および裏面付近で高
く膜の内部で低く形成されていることを特徴とする。
れ、かつ、この元素濃度が膜の表面および裏面付近で高
く膜の内部で低く形成されていることを特徴とする。
次に本発明る図面を参照して説明する。
第１図は本発明を平面容量に適用したもので、容量の縦
断面構造を示す図である。基板１０１にシリコンを、容
量［１０２にＳｔ ｔ−微量含むＴａｘｅｓ膜を、電極
１０３にポリシリコンを用いて説明する。シリコン基板
はｐ型、ｎ型いずれの導電性を有する基板であってもよ
い。Ｔａｘｅｓ ｇの容量膜１０２の膜中には、Ｓｉが
微量含まれておシ、その濃度は第３図に示すようにシリ
コン基板１０１と容量膜１０２との界面（領域■）及び
容量膜１０２とポリシリコン電極１０３との界面付近（
領域１）で高くなり、膜内部（領域ｆｆ）で低濃度にな
りている。混入するＳｔの好ましい濃度は領域Ｉおよび
１では３〜３０％、領域■では０〜３％である。上述構
造のＴａ２ｅｓ膜の場合、シリコン基板１０１及びポリ
シリコン電極１０３から容量膜１０２へのＳｉの混入が
防止でき、界面に乱れが生じることを防ぎ、膜形成時や
後の熱処理によるＴａｘｅｓ膜の多結晶化を防止でき、
リーク電流を従来の１ｍＡ／Ｃ１１レベルからＩＱ−”
ＡΔレベルと小さくできる。また、Ｓｉ混入によるＴＪ
Ｌ２０Ｓ膜の容量値の低下も少ない。なお、Ｔａｘｅｓ
Ｍ以外のいっそう多結晶化しやすい膜の場合、多結晶
化を防げなくても混入Ｓｉによシ結晶粒界を埋め、リー
ク電流を低減できる効果も期待できる。なお、Ｓｉ濃度
の高い領域は約２０〜５０Ｘ程度設ければ充分である。
断面構造を示す図である。基板１０１にシリコンを、容
量［１０２にＳｔ ｔ−微量含むＴａｘｅｓ膜を、電極
１０３にポリシリコンを用いて説明する。シリコン基板
はｐ型、ｎ型いずれの導電性を有する基板であってもよ
い。Ｔａｘｅｓ ｇの容量膜１０２の膜中には、Ｓｉが
微量含まれておシ、その濃度は第３図に示すようにシリ
コン基板１０１と容量膜１０２との界面（領域■）及び
容量膜１０２とポリシリコン電極１０３との界面付近（
領域１）で高くなり、膜内部（領域ｆｆ）で低濃度にな
りている。混入するＳｔの好ましい濃度は領域Ｉおよび
１では３〜３０％、領域■では０〜３％である。上述構
造のＴａ２ｅｓ膜の場合、シリコン基板１０１及びポリ
シリコン電極１０３から容量膜１０２へのＳｉの混入が
防止でき、界面に乱れが生じることを防ぎ、膜形成時や
後の熱処理によるＴａｘｅｓ膜の多結晶化を防止でき、
リーク電流を従来の１ｍＡ／Ｃ１１レベルからＩＱ−”
ＡΔレベルと小さくできる。また、Ｓｉ混入によるＴＪ
Ｌ２０Ｓ膜の容量値の低下も少ない。なお、Ｔａｘｅｓ
Ｍ以外のいっそう多結晶化しやすい膜の場合、多結晶
化を防げなくても混入Ｓｉによシ結晶粒界を埋め、リー
ク電流を低減できる効果も期待できる。なお、Ｓｉ濃度
の高い領域は約２０〜５０Ｘ程度設ければ充分である。
本発明の構造のＴａ２ｅｓ膜は、金属ＴａとＳｉとをス
パッタリング法等の手法で組成を変化させて形成した後
熱酸化するか、もしくは高周波スパッタ法あるいは化学
気相成長法（ＣＶＤ法）によシ混入するＳｉｆをコント
ロールして形成できるが、いずれの手法を選択するかは
自由である。また、Ｔａｘｅｓ代わりにＴｉ０ｚ、Ｎｂ
ｚＯｓ、Ｚｒ０ｚ。
パッタリング法等の手法で組成を変化させて形成した後
熱酸化するか、もしくは高周波スパッタ法あるいは化学
気相成長法（ＣＶＤ法）によシ混入するＳｉｆをコント
ロールして形成できるが、いずれの手法を選択するかは
自由である。また、Ｔａｘｅｓ代わりにＴｉ０ｚ、Ｎｂ
ｚＯｓ、Ｚｒ０ｚ。
Ｈｆ０ｇ、ＢａＴｉ０ａ等の他の酸化物を用いても良く
、混入Ｓｉの代わシにＡＪ、Ｇｅ、Ｐ、Ｂ等の他の物質
を混入させてもＳｉと同等の効果を得る。
、混入Ｓｉの代わシにＡＪ、Ｇｅ、Ｐ、Ｂ等の他の物質
を混入させてもＳｉと同等の効果を得る。
なお、ポリシリコンｚ杯ｔｏａはシリコン基板の内極と
なる電極であるが、その形成方法は目出である。この電
＆はポリシリコン層およびシリササイド層と順次積層し
たいわゆるポリサイド構造としても良い。
なる電極であるが、その形成方法は目出である。この電
＆はポリシリコン層およびシリササイド層と順次積層し
たいわゆるポリサイド構造としても良い。
第２図は本発明を溝構造に適用したものであシ、縦断面
構造を示す図である。膜形成法は第１図で説明した方法
とほぼ同様であるが、溝内壁に均一な厚さを形成する必
要があることから、Ｓｉを混入したＴａｘｅｓ膜からな
る容：１ＪＩｌｉｌ１０２はＣＶＤ法によ多形成するの
が好ましい。この場合、例えばＴａ２’ｓの原料として
Ｔａの有機化合物等、また混入Ｓｔの原料としてＳｔの
有機化合物等を用いて、互いのキャリヤーガス流量を調
節することで容易に混入５ｔ−ｉを制御する手法が簡便
である。
構造を示す図である。膜形成法は第１図で説明した方法
とほぼ同様であるが、溝内壁に均一な厚さを形成する必
要があることから、Ｓｉを混入したＴａｘｅｓ膜からな
る容：１ＪＩｌｉｌ１０２はＣＶＤ法によ多形成するの
が好ましい。この場合、例えばＴａ２’ｓの原料として
Ｔａの有機化合物等、また混入Ｓｔの原料としてＳｔの
有機化合物等を用いて、互いのキャリヤーガス流量を調
節することで容易に混入５ｔ−ｉを制御する手法が簡便
である。
また電極１０３は、ポリシリコンをＣＶＤ法で形成すれ
ば、溝内部に極めて容易に電極を埋めこむことができる
。本実施例によれば第１図の実施例と同様にリーク電流
を大幅に低減でき、容量値の大きい容量が得られる。
ば、溝内部に極めて容易に電極を埋めこむことができる
。本実施例によれば第１図の実施例と同様にリーク電流
を大幅に低減でき、容量値の大きい容量が得られる。
なお、上記実施例では、Ｓｉ基板上に容量を形成したが
、電極基板上に形成してもなんらかまわない。
、電極基板上に形成してもなんらかまわない。
また、上部電極にポリシリコンを用いたが、これに限定
されるものでな（、Ａｄ、Ｗ、Ｎｏ 等の金属を用い
てもよい。
されるものでな（、Ａｄ、Ｗ、Ｎｏ 等の金属を用い
てもよい。
また、上記実施例において、ＴａｚＯｓｉとＳｔ基板と
の界面及びＴａｇ’ｓ膜とポリシリコン電極との界面の
２つの界面付近でＳｉ濃度が高くなってｂるが、必要に
応じてどちらか一方のみＳｉ濃度を高くするのも自由で
あシ、また２つの界面付近のＳｉ濃度を異なったＴａｚ
Ｏ５Ｍにするのも自由である。
の界面及びＴａｇ’ｓ膜とポリシリコン電極との界面の
２つの界面付近でＳｉ濃度が高くなってｂるが、必要に
応じてどちらか一方のみＳｉ濃度を高くするのも自由で
あシ、また２つの界面付近のＳｉ濃度を異なったＴａｚ
Ｏ５Ｍにするのも自由である。
以上説明したように本発明は、Ｔａｘｅｓ膜等の金属酸
化膜にＳｉ 、Ａｄ 、Ｇｅ 、Ｐ、Ｂ等のうちいずれ
かひとつの原素が含まれ、かつ画数物質の濃度が膜内部
では低く、膜の両端部では高くなるように形成すること
によシ、基板Ｓｔ等からのＴａ２ｅｓ膜等の金属酸化膜
への８１の混入を防止でき、金属酸化膜と基板Ｓｉ と
の界面及び金属酸化膜と電極との界面の乱れを防ぎ、そ
の結果、熱処理による金属酸化膜の多結晶化を防止する
効果がある。
化膜にＳｉ 、Ａｄ 、Ｇｅ 、Ｐ、Ｂ等のうちいずれ
かひとつの原素が含まれ、かつ画数物質の濃度が膜内部
では低く、膜の両端部では高くなるように形成すること
によシ、基板Ｓｔ等からのＴａ２ｅｓ膜等の金属酸化膜
への８１の混入を防止でき、金属酸化膜と基板Ｓｉ と
の界面及び金属酸化膜と電極との界面の乱れを防ぎ、そ
の結果、熱処理による金属酸化膜の多結晶化を防止する
効果がある。
また、膜内部の混入原素の濃度が低いため、混入原素に
よる容量膜の容量値の低下が小さくできるという効果も
ある。
よる容量膜の容量値の低下が小さくできるという効果も
ある。
以上のように本発明の構造を用いれば、リーク電流を低
減でき、かつ、容量値の低減が小さく、高誘電率材料の
性質をいかした容量膜を形成することが可能である。
減でき、かつ、容量値の低減が小さく、高誘電率材料の
性質をいかした容量膜を形成することが可能である。
第１図は本発明の第１の実施例の縦断面図、第２図は本
発明の第２の実施例の縦断面図、第３図は本発明による
Ｓｔを含むＴａｘｅｓ膜中のＳｉ濃度の深さプロファイ
ル図である。 １０１・・・・・・基板、１０２・・・・・・容量膜、
１０３・・・・・・電極。 旦Ｌ ′島 代理人 弁理士 内 原 ａ（・。
発明の第２の実施例の縦断面図、第３図は本発明による
Ｓｔを含むＴａｘｅｓ膜中のＳｉ濃度の深さプロファイ
ル図である。 １０１・・・・・・基板、１０２・・・・・・容量膜、
１０３・・・・・・電極。 旦Ｌ ′島 代理人 弁理士 内 原 ａ（・。
Claims (1)
- Ｔａ＿２Ｏ＿５、ＴｉＯ＿２、Ｎｂ＿２Ｏ＿５、Ｈｆ
Ｏ＿２、ＺｒＯ＿２、ＢＴｉＯ＿３のうちのいずれかに
、Ｓｉ、Ａｅ、Ｇｅ、Ｐ、Ｂのうちいずれかひとつの元
素が含まれ、かつ、当該元素濃度が膜の表面および裏面
付近で高く膜の内部で低く形成されていることを特徴と
する容量膜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145398A JPS632363A (ja) | 1986-06-20 | 1986-06-20 | 容量膜 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145398A JPS632363A (ja) | 1986-06-20 | 1986-06-20 | 容量膜 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS632363A true JPS632363A (ja) | 1988-01-07 |
| JPH0553069B2 JPH0553069B2 (ja) | 1993-08-09 |
Family
ID=15384335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145398A Granted JPS632363A (ja) | 1986-06-20 | 1986-06-20 | 容量膜 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632363A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
| US6267470B1 (en) * | 1996-01-11 | 2001-07-31 | Canon Kabushiki Kaisha | Ink jet head structure having MOS transistors for power supply, and head substrate, ink jet cartridge, and ink jet apparatus having the same |
| JP2001237424A (ja) * | 1999-12-24 | 2001-08-31 | Hynix Semiconductor Inc | ゲート誘電体膜が適用される半導体素子の製造方法 |
| JP2002519865A (ja) * | 1998-06-30 | 2002-07-02 | ラム リサーチ コーポレーション | 高誘電率ゲート絶縁体を有するｕｌｓｉｍｏｓ |
| JP2008252118A (ja) * | 1998-03-12 | 2008-10-16 | Lucent Technol Inc | ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861634A (ja) * | 1981-10-09 | 1983-04-12 | Fujitsu Ltd | 半導体装置用誘電体層の製造方法 |
| JPS61156865A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | 半導体装置 |
-
1986
- 1986-06-20 JP JP61145398A patent/JPS632363A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861634A (ja) * | 1981-10-09 | 1983-04-12 | Fujitsu Ltd | 半導体装置用誘電体層の製造方法 |
| JPS61156865A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
| US6267470B1 (en) * | 1996-01-11 | 2001-07-31 | Canon Kabushiki Kaisha | Ink jet head structure having MOS transistors for power supply, and head substrate, ink jet cartridge, and ink jet apparatus having the same |
| JP2008252118A (ja) * | 1998-03-12 | 2008-10-16 | Lucent Technol Inc | ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセス |
| JP2013093589A (ja) * | 1998-03-12 | 2013-05-16 | Alcatel-Lucent Usa Inc | 誘電体材料を含む個別要素又は半導体デバイスを含む集積回路デバイス |
| JP2002519865A (ja) * | 1998-06-30 | 2002-07-02 | ラム リサーチ コーポレーション | 高誘電率ゲート絶縁体を有するｕｌｓｉｍｏｓ |
| JP2001237424A (ja) * | 1999-12-24 | 2001-08-31 | Hynix Semiconductor Inc | ゲート誘電体膜が適用される半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553069B2 (ja) | 1993-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8546236B2 (en) | High performance dielectric stack for DRAM capacitor | |
| US8847397B2 (en) | High work function, manufacturable top electrode | |
| US8569818B2 (en) | Blocking layers for leakage current reduction in DRAM devices | |
| US8541868B2 (en) | Top electrode templating for DRAM capacitor | |
| US20130328168A1 (en) | Manufacturable High-k dram mim capacitor structure | |
| US8581319B2 (en) | Semiconductor stacks including catalytic layers | |
| JP2004153238A (ja) | ＣＭＯＳアプリケーション用の多重高κゲート誘電体を堆積する方法 | |
| US8975633B2 (en) | Molybdenum oxide top electrode for DRAM capacitors | |
| CN102449712A (zh) | 电容器及形成电容器的方法 | |
| US8878269B2 (en) | Band gap improvement in DRAM capacitors | |
| US8835273B2 (en) | High temperature ALD process of metal oxide for DRAM applications | |
| US8575671B2 (en) | Asymmetric MIM capacitor for DRAM devices | |
| US9178010B2 (en) | Adsorption site blocking method for co-doping ALD films | |
| US20130052790A1 (en) | Doping approach of titanium dioxide for dram capacitors | |
| JPS632363A (ja) | 容量膜 | |
| US8647960B2 (en) | Anneal to minimize leakage current in DRAM capacitor | |
| KR100519777B1 (ko) | 반도체 소자의 캐패시터 및 그 제조 방법 | |
| US8853049B2 (en) | Single-sided non-noble metal electrode hybrid MIM stack for DRAM devices | |
| JPH0513676A (ja) | 半導体装置 | |
| TW439175B (en) | Integrated circuit device with composite oxide dielectric | |
| JPH01280347A (ja) | 半導体装置 | |
| JPH0260157A (ja) | 半導体装置 | |
| JPH06112082A (ja) | 薄膜容量素子 | |
| JP2005244170A (ja) | 非晶質誘電体膜及びその製造方法 | |
| JP2003192431A (ja) | ビスマス層状強誘電体、強誘電体素子、強誘電体薄膜の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |