JPS61156884A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61156884A JPS61156884A JP59276185A JP27618584A JPS61156884A JP S61156884 A JPS61156884 A JP S61156884A JP 59276185 A JP59276185 A JP 59276185A JP 27618584 A JP27618584 A JP 27618584A JP S61156884 A JPS61156884 A JP S61156884A
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- forming
- region
- silicon layer
- extraction electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/251—Source or drain electrodes for field-effect devices
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置の製造方法に関し、特にソースまた
はドレイン領域の引出し電極の形成に改良を加えたＭＯ
８型トランジスタに係わる。
はドレイン領域の引出し電極の形成に改良を加えたＭＯ
８型トランジスタに係わる。
周知の如く、ＭＯ８型トランジスタのソース（又はドレ
イン）領域の取出し電極を形成する場合、集積度を挙げ
る一つの方向として、引出し電極を上記ＭＯＳトランジ
スタのゲート電極上に延在した２ｎｄ多結晶シリコンで
形成する方法が提案されている（特願昭５８−７５０２
６＞。即ち、この方法は、ドレイン（ソース）取出し電
極を取出すコンタクトホールをゲート電極の上方に位置
さぜる結果、ドレイン領域を小さく形成でき集積度の向
上を可能ならしめている。以下、ＭＯ８型トランジスタ
の製造プロセスを第３図（ａ）〜（ｄ）を参照して説明
する。
イン）領域の取出し電極を形成する場合、集積度を挙げ
る一つの方向として、引出し電極を上記ＭＯＳトランジ
スタのゲート電極上に延在した２ｎｄ多結晶シリコンで
形成する方法が提案されている（特願昭５８−７５０２
６＞。即ち、この方法は、ドレイン（ソース）取出し電
極を取出すコンタクトホールをゲート電極の上方に位置
さぜる結果、ドレイン領域を小さく形成でき集積度の向
上を可能ならしめている。以下、ＭＯ８型トランジスタ
の製造プロセスを第３図（ａ）〜（ｄ）を参照して説明
する。
まず、比抵抗が１ないし５０ΩフのＰ型シリコン基板１
１を容易し、この後にフィールド領域となる部分にＰ型
の不純物を選択的に例えばイオン・インプランテーショ
ン技術によって導入し、次に選択酸化技術によってフィ
ールド領域に厚さ約６０００人のフィールド酸化膜１２
を選択的に形成して素子分離を施す。つづいて、ドライ
酸化もしくは塩酸酸化により素子領域の基板１１の表面
上に厚さ５００人程０のゲート酸化膜１３を形成し、こ
の後例えば気相成長層等により全面に厚さ４０００人程
度０第１層目の多結晶シリコン層１４を堆積する（第３
図（ａ）図示）。なお、上記多結晶シリコン層１４はＰ
型もしくはＮ型の不純物が導入されており、低抵抗化さ
れている。また、ここまでの工程によりフィールド酸化
膜１２の下部には反転防止膜１５が形成される。
１を容易し、この後にフィールド領域となる部分にＰ型
の不純物を選択的に例えばイオン・インプランテーショ
ン技術によって導入し、次に選択酸化技術によってフィ
ールド領域に厚さ約６０００人のフィールド酸化膜１２
を選択的に形成して素子分離を施す。つづいて、ドライ
酸化もしくは塩酸酸化により素子領域の基板１１の表面
上に厚さ５００人程０のゲート酸化膜１３を形成し、こ
の後例えば気相成長層等により全面に厚さ４０００人程
度０第１層目の多結晶シリコン層１４を堆積する（第３
図（ａ）図示）。なお、上記多結晶シリコン層１４はＰ
型もしくはＮ型の不純物が導入されており、低抵抗化さ
れている。また、ここまでの工程によりフィールド酸化
膜１２の下部には反転防止膜１５が形成される。
次に、Ｐ Ｅ Ｐ （Ｐ ｈｏｔｏ Ｅ ｎＱｒａＶ
ｉｎＱ ｐ ｒＯｃｅｓｓ）技術により第１層目の多
結晶シリコン層１４をバターニングしてゲート電極であ
るワード線１６を形成した。つづいて、このワド線１６
及び前記フィールド酸化１１１１２を不純物拡散用もし
くはインプランテーション用マスクとして用いてヒ素を
表面濃度１０１３〜１０２ｏ／ｃｔｔｔ２となるように
拡散もしくはドーズ１１．５Ｘ１０”（：ＩＩ４程度の
インプランテーションでＭＯＳ トランジスタのソース
、ドレインとなるＮ＋型領領域１７１８を形成する。更
に、１０００℃程度の温度でドライ酸化を行なって素子
領域全面にシリコン酸化１１９を形成し、この後ＣＶＤ
（Ｃｈｅｍｉｃａｌ ｖａｐｏｅｒ Ｄｅｏｏｓｉｔ
ｉｏｎ ）法により低温酸化１！２０を２０００〜３０
００人程度の厚みに全面に形成する（第３図（ｂ）図示
）、ここまでの工程により、ゲート電極としてのワード
線１６はＮ＋型領領域１７１８をまたぐように構成され
ている。
ｉｎＱ ｐ ｒＯｃｅｓｓ）技術により第１層目の多
結晶シリコン層１４をバターニングしてゲート電極であ
るワード線１６を形成した。つづいて、このワド線１６
及び前記フィールド酸化１１１１２を不純物拡散用もし
くはインプランテーション用マスクとして用いてヒ素を
表面濃度１０１３〜１０２ｏ／ｃｔｔｔ２となるように
拡散もしくはドーズ１１．５Ｘ１０”（：ＩＩ４程度の
インプランテーションでＭＯＳ トランジスタのソース
、ドレインとなるＮ＋型領領域１７１８を形成する。更
に、１０００℃程度の温度でドライ酸化を行なって素子
領域全面にシリコン酸化１１９を形成し、この後ＣＶＤ
（Ｃｈｅｍｉｃａｌ ｖａｐｏｅｒ Ｄｅｏｏｓｉｔ
ｉｏｎ ）法により低温酸化１！２０を２０００〜３０
００人程度の厚みに全面に形成する（第３図（ｂ）図示
）、ここまでの工程により、ゲート電極としてのワード
線１６はＮ＋型領領域１７１８をまたぐように構成され
ている。
次に、ＰＥＰ技術により上記低温酸化−膜２０を選択的
に除去してＮ＋型領領域１８表面に通じるコンタクトホ
ール２１を所定位置に開口する。次に、全面に第２層目
の多結晶シリコン層（図示せず）を例えば気相成長法に
よって厚さ３０００人はど堆積形成した後、これをＰＥ
Ｐ技術によりバターニングして取出し電極２２を形成す
る（第３図（Ｃ）図示）。この第２層目の多結晶シリコ
ン層はリンやヒ素等の不純物がドープされたいわゆるド
ープド多結晶シリコンを用いて構成してもよく、あるい
は不純物がドープされていないいわゆるアンド−ブト多
結晶シリコン層を形成した後にヒ素をインプランテーシ
ョンにより導入するようにしてもよい。
に除去してＮ＋型領領域１８表面に通じるコンタクトホ
ール２１を所定位置に開口する。次に、全面に第２層目
の多結晶シリコン層（図示せず）を例えば気相成長法に
よって厚さ３０００人はど堆積形成した後、これをＰＥ
Ｐ技術によりバターニングして取出し電極２２を形成す
る（第３図（Ｃ）図示）。この第２層目の多結晶シリコ
ン層はリンやヒ素等の不純物がドープされたいわゆるド
ープド多結晶シリコンを用いて構成してもよく、あるい
は不純物がドープされていないいわゆるアンド−ブト多
結晶シリコン層を形成した後にヒ素をインプランテーシ
ョンにより導入するようにしてもよい。
次に、全面にＣＶＤｖｘによって１００００人程度０厚
みの低温酸化膜２３を堆積し、更にＰＥＰ技術によって
このｆｉ！２３に前記取出し電極２２の表面に通じるコ
ンタクトホール２４を開口する。
みの低温酸化膜２３を堆積し、更にＰＥＰ技術によって
このｆｉ！２３に前記取出し電極２２の表面に通じるコ
ンタクトホール２４を開口する。
つづいて、全面に例えば真空蒸着法等によってアルミニ
ウム層を堆積し、更にこれをＰＥＰ技術によって所定の
バターニングを施、シてデータ線２５を形成する（第３
図（ｄ）図示）。この後は全面に図示しない保護膜を被
着形成して完成する。
ウム層を堆積し、更にこれをＰＥＰ技術によって所定の
バターニングを施、シてデータ線２５を形成する（第３
図（ｄ）図示）。この後は全面に図示しない保護膜を被
着形成して完成する。
しかしながら、従来技術によれば、取出し電極線２２を
形成する際、電極材料である多結晶シリコン層１４をレ
ジスト（ＰＥＰ技術により）をマスクとしてエツチング
すると、マスク合せズレが発生して、第４図に示すよう
にドレイン又はソー スとなるＮ＋型領領域１８一部
がエツチングされる事があり、ジャンクションリークや
ジャンクション破壊の原因となる。このことは、素子の
微細化が進むと、浅いジャンクションを使うためより厳
しくなる。ところで、これを防ぐため、第５図に示す如
く取出し電極２２の合せ余裕Ａを十分に取ると、取出し
電極２２のパターンが大きくなり、高密度化に逆行する
。
形成する際、電極材料である多結晶シリコン層１４をレ
ジスト（ＰＥＰ技術により）をマスクとしてエツチング
すると、マスク合せズレが発生して、第４図に示すよう
にドレイン又はソー スとなるＮ＋型領領域１８一部
がエツチングされる事があり、ジャンクションリークや
ジャンクション破壊の原因となる。このことは、素子の
微細化が進むと、浅いジャンクションを使うためより厳
しくなる。ところで、これを防ぐため、第５図に示す如
く取出し電極２２の合せ余裕Ａを十分に取ると、取出し
電極２２のパターンが大きくなり、高密度化に逆行する
。
また、従来技術によれば、配線層部は段差の大きな部分
なので、ＲＩ Ｅ （Ｒｉａｃｔｉｖｅ Ｉ ｏｎ
Ｅｔｃｈｉｎｏ）によるバターニングも難しく、化学的
なエツチングを行なうとパターン変換差を小さく押える
のが難しく微細・化、高密度化の限界が生じる。
なので、ＲＩ Ｅ （Ｒｉａｃｔｉｖｅ Ｉ ｏｎ
Ｅｔｃｈｉｎｏ）によるバターニングも難しく、化学的
なエツチングを行なうとパターン変換差を小さく押える
のが難しく微細・化、高密度化の限界が生じる。
本発明は上記事情に鑑みてなされたもので、取出し電極
材エツチング時の下層への悪影響を回避し信頼性を向上
させるとともに、取出し電極形成時にフィールド領域の
一部となる絶縁膜も同時に形成してゆるやかな段差構造
を得ることのできる半導体装置の製造方法を提供するこ
とを目的とする。
材エツチング時の下層への悪影響を回避し信頼性を向上
させるとともに、取出し電極形成時にフィールド領域の
一部となる絶縁膜も同時に形成してゆるやかな段差構造
を得ることのできる半導体装置の製造方法を提供するこ
とを目的とする。
本発明は、非単結晶シリコン層上に形成した耐酸化性膜
をマスクとして酸化することにより、従来の如くエツチ
ング技術を用いずにソース領域またはドレイン領域に接
続する取出し電極を形成するもので、これによりソース
領域等を損傷することもなく、また取出し電極に対して
なだらかな段差構造を構成して取出し電極の段切れの防
止も可能となるものである。
をマスクとして酸化することにより、従来の如くエツチ
ング技術を用いずにソース領域またはドレイン領域に接
続する取出し電極を形成するもので、これによりソース
領域等を損傷することもなく、また取出し電極に対して
なだらかな段差構造を構成して取出し電極の段切れの防
止も可能となるものである。
以下、本発明の一実施例を第１図（ａ）〜（ｅ）を参照
して説明する。
して説明する。
実施例１
（１）、まず、例えばＰ型のシリコン基板３１の表面に
選択酸化によりフィールド酸化膜３２を形成した。つづ
いて、熱酸化によりフィールド酸化膜３２で囲まれた基
板（素子領域）３３に酸化膜（図示せず）を形成した。
選択酸化によりフィールド酸化膜３２を形成した。つづ
いて、熱酸化によりフィールド酸化膜３２で囲まれた基
板（素子領域）３３に酸化膜（図示せず）を形成した。
次いで、前記酸化膜上にＣＶＤ法゛によりリンを含有し
た多結晶シリコン層を形成しくこの場合アンドープ多結
晶シリコン層を形成した後リンを拡散してもよい）、引
きつづきＰＥＰ技術によりバターニングを行なうことに
より多結晶シリコンからなるゲート電極３４を形成した
。しかる債、このゲート電極３４をマスクとして前記酸
化膜を選択的にエツチング除去しゲート酸化膜３５を形
成した。更に、同ゲート電極３４をマスクとして素子領
域３３にｎ型不純物例えばヒ素をイオン注入し、Ｎ＋型
のソース領域３６、ドレイン領域３７を形成した（第１
図（ａ）図示）。
た多結晶シリコン層を形成しくこの場合アンドープ多結
晶シリコン層を形成した後リンを拡散してもよい）、引
きつづきＰＥＰ技術によりバターニングを行なうことに
より多結晶シリコンからなるゲート電極３４を形成した
。しかる債、このゲート電極３４をマスクとして前記酸
化膜を選択的にエツチング除去しゲート酸化膜３５を形
成した。更に、同ゲート電極３４をマスクとして素子領
域３３にｎ型不純物例えばヒ素をイオン注入し、Ｎ＋型
のソース領域３６、ドレイン領域３７を形成した（第１
図（ａ）図示）。
（２）、次に、ＣＶＤ法により基板全面に低温酸化膜を
３０００人程度形成するか又は高温の酸化性雰囲気中で
酸化を行ない絶縁１１１３８を形成した。
３０００人程度形成するか又は高温の酸化性雰囲気中で
酸化を行ない絶縁１１１３８を形成した。
つづいて、ＰＥＰにより絶縁膜３８にミ後工程で形成す
る取出しＮ極とドレイン領域３７を接続するだめのコン
タクトホール３９を形成した（第１図（ｂ）図示）。更
に、全面に取出し電極材として多結晶シリコン層４０を
形成した後、イオン注入又は不純物拡散等によりこの多
結晶シリコン層４０を低抵抗化した。しかる後、全面に
ＣＶＤ法により耐酸化性膜として厚さ１０００人のシリ
コン窒化膜を形成し、バターニングを行なって取出し電
極形成予定部に対応する多結晶シリコン層４０上にシリ
コン窒化膜パターン４１を形成したく第１図（Ｃ）図示
）。
る取出しＮ極とドレイン領域３７を接続するだめのコン
タクトホール３９を形成した（第１図（ｂ）図示）。更
に、全面に取出し電極材として多結晶シリコン層４０を
形成した後、イオン注入又は不純物拡散等によりこの多
結晶シリコン層４０を低抵抗化した。しかる後、全面に
ＣＶＤ法により耐酸化性膜として厚さ１０００人のシリ
コン窒化膜を形成し、バターニングを行なって取出し電
極形成予定部に対応する多結晶シリコン層４０上にシリ
コン窒化膜パターン４１を形成したく第１図（Ｃ）図示
）。
（３）０次に羊”Ｚ”に）”ｍ”；；’Ｍパターン４１
をマスクとして例えば９００〜１０００℃で熱酸化を行
なった。その結果、窒化膜パターン４１下の多結晶シリ
コン層４０は酸化されずに取出し電極４２となり、また
その他の領域の多結晶シリコン層４０は酸化されて酸化
膜４３となった。つづいて、前記窒化膜パターン４１を
剥離した。次いで、全面にＡｆｆｉを蒸着した後、バタ
ーニングすることにより、前記取出し電極４２を介して
ドレイン領域３７と電気的に接続するＡ２配線４４を形
成し、ＭＯ８型トランジスタを製造した（第１図（ｅ）
図示）。
をマスクとして例えば９００〜１０００℃で熱酸化を行
なった。その結果、窒化膜パターン４１下の多結晶シリ
コン層４０は酸化されずに取出し電極４２となり、また
その他の領域の多結晶シリコン層４０は酸化されて酸化
膜４３となった。つづいて、前記窒化膜パターン４１を
剥離した。次いで、全面にＡｆｆｉを蒸着した後、バタ
ーニングすることにより、前記取出し電極４２を介して
ドレイン領域３７と電気的に接続するＡ２配線４４を形
成し、ＭＯ８型トランジスタを製造した（第１図（ｅ）
図示）。
しかして、実施例１によれば、以下に示す効果を有する
。
。
■、ドレイン領［３７と電気的に接続する取出 ′し
電極４２を、コンタクトホール３９が開口された絶縁膜
３８の取出し電極形成予定部上にシリコン窒化膜パター
ン４１を形成し後、己れをマスクとして熱酸化を行なう
ことにより形成するため、従来の如く取出し電極材のバ
ターニング時のエツチングに起因する基板表面のソース
（またはドレイン）領域のの一部をエツチングすること
を回避できる。
電極４２を、コンタクトホール３９が開口された絶縁膜
３８の取出し電極形成予定部上にシリコン窒化膜パター
ン４１を形成し後、己れをマスクとして熱酸化を行なう
ことにより形成するため、従来の如く取出し電極材のバ
ターニング時のエツチングに起因する基板表面のソース
（またはドレイン）領域のの一部をエツチングすること
を回避できる。
■、■と同様な理由により、ドレイン領域３７（ソース
領域も同様）のエツチングを防ぐためパターン上の余裕
を考慮する必要がなくなり、素子の高密度化を実現する
とともに高い信頼性が得られる。
領域も同様）のエツチングを防ぐためパターン上の余裕
を考慮する必要がなくなり、素子の高密度化を実現する
とともに高い信頼性が得られる。
■、第１図（Ｃ）の工程で、熱酸化時に取出し電極４２
を形成すると同時に、窒化膜パターン４１下を除く領域
に酸化１１１４３を形成できるため、取出し電極４２周
辺部をなだらかな段差構造にできる。
を形成すると同時に、窒化膜パターン４１下を除く領域
に酸化１１１４３を形成できるため、取出し電極４２周
辺部をなだらかな段差構造にできる。
■、■と同様な理由により、窒化膜パターン４１を剥離
することによって自動的にへ２配線４とのコンタクト部
が得られので、２ｎｄ多結晶シリコンからなる取出し電
極４２がコンタクト部と同一レベルとなり、もってコン
タクト部がドレイン領域３７に対してセルフラインとな
る、いわゆるセルファラインコンタクト構造となり高密
度化が一層進む。
することによって自動的にへ２配線４とのコンタクト部
が得られので、２ｎｄ多結晶シリコンからなる取出し電
極４２がコンタクト部と同一レベルとなり、もってコン
タクト部がドレイン領域３７に対してセルフラインとな
る、いわゆるセルファラインコンタクト構造となり高密
度化が一層進む。
実施例２
本実施例は、前述した実施例１と第１図（ａ）〜（ｄ）
の工程まで同じであるので、それ以後の工程のみを第２
図を参照して説明する。
の工程まで同じであるので、それ以後の工程のみを第２
図を参照して説明する。
まず、シリコン窒化膜パターン４１を剥離した後、全面
にＣＶＤ酸化膜５１を形成した。つづいて、取出し電極
４２に対応するＣＶＤ酸化膜５１にコンタクトホール５
２を形成した。次いで、全面にＡ℃を蒸着し、パターニ
ングを行ない、取出し電！ｆＡ４２を介してドレイン領
域３７に電気的に接続するＡＪ２配線５３を形成し、Ｍ
Ｏ８型トランジスタを形成したく第２図図示）。
にＣＶＤ酸化膜５１を形成した。つづいて、取出し電極
４２に対応するＣＶＤ酸化膜５１にコンタクトホール５
２を形成した。次いで、全面にＡ℃を蒸着し、パターニ
ングを行ない、取出し電！ｆＡ４２を介してドレイン領
域３７に電気的に接続するＡＪ２配線５３を形成し、Ｍ
Ｏ８型トランジスタを形成したく第２図図示）。
なお、上記実施例では、耐酸化性膜パターンとしてシリ
コン窒化膜パターンを用いたが、これに限定されるもの
ではない。
コン窒化膜パターンを用いたが、これに限定されるもの
ではない。
また、上記実施例では、Ｐ型のシリコン基板を用いＮチ
ャネルの場合について述べたが、これに限らず、例えば
Ｐ型のシリコン基板の表面にＰウェルを形成し、このウ
ェルにＮチャネルのトランジスタを形成した相補型（Ｃ
）ＭｏＳトランジスタの場合でもよい。
ャネルの場合について述べたが、これに限らず、例えば
Ｐ型のシリコン基板の表面にＰウェルを形成し、このウ
ェルにＮチャネルのトランジスタを形成した相補型（Ｃ
）ＭｏＳトランジスタの場合でもよい。
以上詳述した如く本発明によれば、取出し電極材エツチ
ング時の下層への悪影響を回避し信頼性を向上させると
ともに、取出し電極形成時にフィールド領域の一部とな
る絶縁膜も同時に形成してゆるやかな段差構造を得、素
子の高密度化も達成できる半導体装置の製造方法を提供
できる。
ング時の下層への悪影響を回避し信頼性を向上させると
ともに、取出し電極形成時にフィールド領域の一部とな
る絶縁膜も同時に形成してゆるやかな段差構造を得、素
子の高密度化も達成できる半導体装置の製造方法を提供
できる。
第１図（ａ）〜（ｅ）は本発明の実施例１に係るＭＯ８
型トランジスタの製造方法を工程順に示す断面図、第２
図は本発明の実施例２に係るＭＯ８型トランジスタの製
造方法を説明するための断面図、第３図（ａ）〜（ｄ）
は従来のＭＯ８型トランジスタの製造ｆ法を工程順に示
す断面図、第４図及び第５図は夫々従来のＭＯ８型トラ
ンジスタの欠点を説明するための断面図である。 ３１・・・Ｐ型のシリコン基板、３２・・・フィールド
酸化膜、３３・・・素子領域、３４・・・ゲート電極、
３５・・・ゲート酸化膜、３６・・・Ｎ＋型のソース領
域、３７・・・Ｎ“型のドレイン領域、３８・・・絶縁
膜、３９．５２・・・コンタクトホール、４０・・・多
結晶シリコン層、４１・・・シリコン窒化膜パターン（
耐酸化性膜パターン）、４２・・・取出し電極、４３・
・・酸化膜、４４．５３・・・Ａ２配線、５１・・・Ｃ
ＶＤ酸化酸化比願人代理人 弁理士 鈴江武彦 第１図 第１図 （ｅ） 第２図 第３図 ■４図 第５図 手続補正書 昭和 ６［有］、２．完了日 特許庁長官 志 賀 学 殿 １、事件の表示 特願昭５９−２７６１８５号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 ５、自発補正 ７、補正の内容 （１）特許請求の範囲を別紙の通り訂正する。 ２、特許請求の範囲 （１）第１導電型の半導体基板の表面にフィールド酸化
膜を形成する工程と、このフィールド酸化膜で囲まれた
素子領域に第２導電型のソース、ドレイン領域を形成す
る工程と、全面に絶縁膜を形成する工程と、前記ソース
領域もしくはドレイン領域の一部に対応する絶縁膜を選
択的に除去しコンタクトホールを形成する工程と、全面
に非単結晶シリコン層を形成する工程と、取出し電極形
成予定部に対応する前記非単結晶シリコン層上に耐酸化
性膜パターンを形成する工程と、この耐酸化性膜パター
ンをマスクとしてｙ−ト電極上に延在する取出し電極を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 （２）非単結晶シリコン層として多結晶シリコン層を用
いることを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 （３）耐酸化性膜パターンとしてシリコン窒化膜パター
ンを用いることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
型トランジスタの製造方法を工程順に示す断面図、第２
図は本発明の実施例２に係るＭＯ８型トランジスタの製
造方法を説明するための断面図、第３図（ａ）〜（ｄ）
は従来のＭＯ８型トランジスタの製造ｆ法を工程順に示
す断面図、第４図及び第５図は夫々従来のＭＯ８型トラ
ンジスタの欠点を説明するための断面図である。 ３１・・・Ｐ型のシリコン基板、３２・・・フィールド
酸化膜、３３・・・素子領域、３４・・・ゲート電極、
３５・・・ゲート酸化膜、３６・・・Ｎ＋型のソース領
域、３７・・・Ｎ“型のドレイン領域、３８・・・絶縁
膜、３９．５２・・・コンタクトホール、４０・・・多
結晶シリコン層、４１・・・シリコン窒化膜パターン（
耐酸化性膜パターン）、４２・・・取出し電極、４３・
・・酸化膜、４４．５３・・・Ａ２配線、５１・・・Ｃ
ＶＤ酸化酸化比願人代理人 弁理士 鈴江武彦 第１図 第１図 （ｅ） 第２図 第３図 ■４図 第５図 手続補正書 昭和 ６［有］、２．完了日 特許庁長官 志 賀 学 殿 １、事件の表示 特願昭５９−２７６１８５号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 ５、自発補正 ７、補正の内容 （１）特許請求の範囲を別紙の通り訂正する。 ２、特許請求の範囲 （１）第１導電型の半導体基板の表面にフィールド酸化
膜を形成する工程と、このフィールド酸化膜で囲まれた
素子領域に第２導電型のソース、ドレイン領域を形成す
る工程と、全面に絶縁膜を形成する工程と、前記ソース
領域もしくはドレイン領域の一部に対応する絶縁膜を選
択的に除去しコンタクトホールを形成する工程と、全面
に非単結晶シリコン層を形成する工程と、取出し電極形
成予定部に対応する前記非単結晶シリコン層上に耐酸化
性膜パターンを形成する工程と、この耐酸化性膜パター
ンをマスクとしてｙ−ト電極上に延在する取出し電極を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 （２）非単結晶シリコン層として多結晶シリコン層を用
いることを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 （３）耐酸化性膜パターンとしてシリコン窒化膜パター
ンを用いることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Claims (2)
- （１）、第１導電型の半導体基板の表面にフィールド酸
化膜を形成する工程と、このフィールド酸化膜で囲まれ
た素子領域に第２導電型のソース、ドレイン領域を形成
する工程と、全面に絶縁膜を形成する工程と、前記ソー
ス領域もしくはドレイン領域の一部に対応する絶縁膜を
選択的に除去しコンタクトホールを形成する工程と、全
面に非単結晶シリコン層を形成する工程と、取出し電極
形成予定部に対応する前記非単結晶シリコン層上に耐酸
化性膜パターンを形成する工程と、この耐酸化性膜パタ
ーンをマスクとしてゲート電極上に延在する取出し電極
を形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - （２）、非単結晶シリコン層として多結晶シリコン層を
用いることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 （２）、耐酸化性膜パターンとしてシリコン窒化膜パタ
ーンを用いることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276185A JPS61156884A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276185A JPS61156884A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156884A true JPS61156884A (ja) | 1986-07-16 |
Family
ID=17565891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276185A Pending JPS61156884A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156884A (ja) |
-
1984
- 1984-12-28 JP JP59276185A patent/JPS61156884A/ja active Pending
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