JPS61158295A - ２方向アドレスラムを備えるデイジタル交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、ディジタル交換システムに関し、特定すると
、糎数の屯詰／データ端末と中央交換システム間におい
てディジタル信号を切換え伝送するための構内自動″ｔ
ｊＩＬ話交換機（ＰＡＢＸ）に関する。

ｒ背景技術〕 今日の電子的構内自動゛屯話交換機（ＰＡＲＸ）は比較
的嵩高で高価であり、かなりの電力を消費する。これら
の欠点は、従来の超大規模集積回路（ＶＬＳＩ）技術を
利用してＰＡ　ＢＸを造ることにより軽減できる。ＶＬ
Ｓ　Ｉ技術は、単一のチップに５０万個以上のトランジ
スタを提供し得る。　ＰＡＲＸの製造においてＶＬＳ　
Ｉ技術の十分の潜在力を実現するためには、＋Ｉ！ｌｉ
造プロセスにおいて多数の間菌を回避せねばならない。

ＶＬＳ　Ｔチップは高度に初雑な機能を遂行し得るが、
ＰＡＢＸを単一のチップ上に合体するに必要とされる複
雑さの程度は、ＲＡＭ（ランダムアクセスメモリ）やＲ
ＯＭ　　（リードオンリーメモリ）やＰＬＡ　（プログ
ラムロジックアレイ）のような通例の装置を儂える回路
構造体を使用することにより相当増大される可能性があ
る。

従来のＰＡＦＩＸは、パルス化コード変調ＣＰＣＭ＞ワ
ードの時分割多層化（ＴＤＭ）ディジタルビット列を利
用するが、この場合、ボイスまたはデータ列上に多重化
されるべきかあるいはビット列から多重解除されるべき
かに関する情報を記ｔ、Ｑするため、ＲＡＭが使用され
る（例えば、１９８４年２月１４日付でＨｔＩｂｂａｒ
ｄに発行された米国特許第４、４３２．０８７号参照）
、、多重化は、データをビット列からシフシレジスタ中
に低速度でシフトし、そしてレジスタからデータを高速
度で逐次送出することにより遂行される。Ｐ人ＢＸの応
用におけるように、多重の情報が多重化され多重ｆＮ除
されねばならない場合、従来の手法は、多数のシフＦレ
ジスタの使用とそれに付随する複雑な相互接続および比
較的大きな電力消費を伴なう。

従来の態様において、２点間において伝送ラインを介し
てディジタル信号を伝送するには、多量の電力も消費さ
れる。従来の手法においては、受信端部で十分に強い信
号を生ずるように、送信端部においてライントライバト
ランジスタ回路を使用し、受信の際、伝送ラインによる
減衰後も検出可能な信号が残るようにしている。セ通、
この種のライントライバ回路は、反射を防ぐため伝送ラ
インの受信端部にてｇ端される。反射は、後続のデータ
伝送に亀なってこれと干渉する。受信端部において終端
させることにより、伝送されたｆｄ号は実質的に吸収さ
れ、実質的に反射は起こらない。

このような受信端部で終端される構造においては、ライ
ントライバにおける電力の消費を最小にしライントライ
バの出力インピーダンスによる信号の減衰を最小にする
ため、出力ライントライバに対して非常に低い出力イン
ピーダンスをもたせること、すなわち零に近づけること
が必要である。

このような低い出力インピーダンスを達成するためには
、ライントライバトランジスタの寸法を比較的大きくし
なければならず、比較的大きなスペースを消費する。さ
らに、ライントライバは、負荷終端インピーダンスにお
いて消費される相当の電力を供給することも必要とされ
る。１例として一理想的伝送ラインを使って５ボルトの
振幅のパルスをディジタル伝送することを仮定すると、
負荷インピーダンスに供給される１カは２５０ＭＷであ
る。

この電力消費とトランジスタの寸法は、もしも伝送ライ
ンの数を時分割二重化により減することが望まれると倍
化される。

ＶＬＳ　Ｔは１つのチップで消（ｔできる寛力投に厳し
い制限が賦課されるから、この電力消費についての考慮
は、ＶＬＳＩ技術のＰＡＲＸ製造への使用および応用に
おいてきわめて重要である。

〔発明の概要〕

上述の問題は、本システムにおいては、数種のステップ
および改良された装置を含む相互に関係づけられた組合
せにより解決された。１つのステップは、制限された地
理的区域内において多数のた！し限定された数の加入者
を取り扱うためにセ！数の局部ＰＡＢＸを使用すること
である。局部ＰＡＢＸは、負数の加入者に対してボイス
およびデータ交換能力を提供するように、単一のチップ
上でＶＬＳＩ技猜で造ることかできる。加入者は、ディ
ジタル的にコード化されたスピーチ信号および／または
ディジタル的にコード化データを従来の態様で局ＩＮ’
ＡＲＸに伝送する。１ｒｅ６部ＰＡＢＸは、各加入者信
号を時分割二重化（ＴＤＭ）Ｌ、、複数の加入者信号を
、複数の他の局部的単一チップＰＡＢＸに対して送信受
信を行なう中央交換局に伝送する。

好ましい具体例において、単一の局ｔＷｓＰＡＲＸは、
４０までのこの棚の加入者を取扱うことができる。

″ＩＩＬ話／データ容末と局部ＰＡＢＸ間の接続は、時
分割デュプレックスモードで動作する対の撚り線を採用
する。局ＲＩＳＰＡＢＸは、比較的小さい地理的区域の
比較的小数の加入者に作用するから、数百フィートの各
ｍ語データ端末対内に配置できる。これは、加入者とＰ
ＡＨＸ間の篭詰線長のかなりの低減をもたらす。これは
ｖｎ費用の低減やライン減ｙや漏話の低減などの数々の
利点をもたらす。送信および受信信号間のＩｒｆＪ期（
Ｊ簡が一化される。何故ならば、伝送遅蛾は伝送ビット
のＪｒ６期に比して小さいからである。これは、゛４力
消散およびチップ面積の消！４／を伴なうシト同期受信
機の必要を排除するり 本発明にしたがえば、局部ＰＡＢＸチップ間における信
号の送受間の距離、したかって遅延時間が短いから、新
規で高度に効率的な直列−並列変換装置および方法を採
用することが可能となる。この変換装置は、全加入者に
対して単一のメモリアレイを使用して時分割、多重化お
よび多重化解除を遂行するが、読取りは話込みに対して
直交的に遂行される。このメモリは、以下で直交メモリ
または直交ＲＡＭ５と称される。各直交メモリは、多重
化または多重化解除に加えて、記憶および直−並列また
は並−直列変換を、ＶＬＳＸ製造技術にきわめて適当な
標準のコンパクトな構造で可能にする。

この態様における直交メモリの使用は、加入者から送ら
れる各ビットに対して４ビツトシフト段陰を有すること
の必要性ｆ排除する。好ましい具体例においては、単位
ＰＡＢＸチップ当り４０のこの捏加入者が取り扱われる
。かくして、本発明の直交メモリアレイを利用すること
により、３２００のレジスタのシフトビット段階が排除
できる。このように大杉のシフトレジスタの必要を排除
することは、単一のチップ上でＰＡＲＸを製造すること
をｉ’ｌＴ＆にする上で主たるステップである。

単一のチップのＰＡＴＳＸｆ達成するプ田七スにおける
追加のステップとしては、必要とされるラインドライバ
ー力を低減することが含まれる。前述したように、伝送
ラインを介してディジタル通信を行なうに除して使用さ
れる従来形式のディジタルライントライバは、後続の伝
送に関して雑音としてｉｍ畳する反射を防ぐため、受信
端部においてインピーダンス終端を採用する。このよう
な設計上の要求は、大きなドライバトランジスタの寸法
と、数百ミリワットの電力を供給するドライバ容短とを
必要とする。

本発明の方法および装置は、ラインの遅延が伝送パルス
幅に比して短ければ、電力消費およびライントライバト
ランジスタの寸法を減することができる。この寸法と電
力消費の低減は、受信端部でなく送信端部でラインを終
端させることにより達成される。

さらに、本発明の他の具体例においては、局部ＰＡＢＸ
と電話機データラインとの間の通イコが、同時に１対の
線を介して信号を送信・受信することにより遂行される
。これにより、２対の線の必要または１対の線を時間的
に共有する費用は排除され、一方同伝送容鳳は低減され
る。この２線式双方向伝送装置の具体例においては、ラ
インの一端部のトライバ、すなわちりＡＲＸライントラ
イバが、普通１０００である伝送ラインの特性インピー
ダンスに整合した内部インピーダンスを有する。同様に
、他端部すなわち電話機データ端末端部におけるライン
トライバの内部インピーダンスは、撚られた対の伝送ラ
インの１０００の特性インピーダンスに整合した１００
Ωのインピーダンスであ４ス る。それゆえ、伝送された電圧信号が、各相対するライ
ントライバにより、ラインに沿って反対方向に同時に送
られると、下記の事象が起こる。

内部インピーダンスと伝送ラインの特性インピーダンス
は２：１の減衰機を形成するから、ＰＡＢＸドライバか
らの出力は、２の係数だけ減衰される。

それゆえ、ＰＡＢＸドライバからの出力信号はＶＡ／２
である。こ＼でＶＡ＝ＰＡＢＸ　　ライントライバ電圧
出力である同様に、電話機ライントライバからの出力信
号はＶＢ／２である。、ＶＲ／２は、ＰＡＲＸ［ニおい
てｖＢＤ／２とｔ、”ｃｇｉすル（コ’ｂ　’ｔ’、（
−ＶＢｒ）／２Ｊは電話機伝送信号Ｖ　Ｂ／２の遅延・
減衰されたものである）。同じ作用は、伝送ラインのＰ
ＡＲＸ側にも起こる。この場合、受信信号はＶＢＤ／２
である。

ＶＢＤ／２はＰＡＲＸ側における所望の信号であるから
、この信号は、結合された受信および送信信号（ＶＢＤ
／２＋ＶＡ／２）　　からＶ　Ａ／２を減算することに
より分離できる。同様に、電話機受信側においては、Ｖ
Ｒ／２が受信信号から減算されてＭＡＤ／２を残すこと
ができる。これは所望されたＶＡの遅勉信号である。

不発、明け、１面を参照して行なったＶ下の計明かも一
計明らかとかろう。

〔本発明の実施の最良モード〕

〔一般的説明〕 本発明の理解を容易にするため、本発明の種々の側面を
、局部的Ｐ　Ａ　Ｂ　Ｘ％話／データ時分割ディジタル
通信システムの面において計述する。しかし寿から、本
発明の個々のサブシステムは、他の応用において別個の
応用を有することを理解されたい。これらのサブシステ
ムとしては、２線両方向伝送システム、ライントライバ
システムおよび時分割多重化に使用される山ダラムが制
限なく含まれる。さらに、ＰＡＢＸの大部分の要素は、
単一のＶＬＳＩチップ上に＆Ｊｉされることが童１され
るが、この釉のサブシステムの一部は、別個に製造して
周知の手段によシテツプに接口してもよい。例えば、Ｐ
人ＢＸチップ上にマイクロプロセッサを合体するとと々
く別個のマイクロプロセッサチップを設けてもよい。こ
のようが場合には、外部マイクロプロセッサに対するデ
ータバス相互接口を遣当な内部人力／出力インターフェ
ースとともに利用できる。

■、一般的システムのし明 第１図を参照すると、多数のチップオたけ単一のチップ
より構成し得る中央交換チップ１２が示されている。こ
れは、直列インターフェースを容認し、信号情報の記憶
および信号情報のトランクラインを介して異なる局部Ｐ
ＡＢＸチップへの切換えのよう力機能を遂行する。この
ような装置は、商業的に入手し得、追加のトランクライ
ン１〜７を増扱うようにカスケード接続できる。チップ
１２け、検数の局部ＰＡＢＸチップと相互接続され、そ
して局部ＰＡＢＸチップの各々は、最高４０までの電話
／データ端末１６および１８に対する局部ＰＡＢＸ１４
を形成する。第１図には、３つの端末が示されている。

中心交換チップと局部ＰＡＢＸチップ間の通信リンクま
たはトランクライン１〜７、および中心交換チップ１２
と電話会社装置ｒｌＪｌの通信リンクまたはトランクラ
イン（両端矢印トランクライン８で示される）は、従来
の２線式伝送貌、好ましくけ光フアイバ通信リンクとし
得るり光フアイバ通信リンクは、広いバンド幅をもつ実
質的に雛音のない通信を可能にするであろう。

各局部ＰＡＢＸチップ１０ｉｔ、最高４０までの電話／
データ端末に対する多重化、配憶および信号処理を行な
い得る自蔵の直立装置である。電話機１６のマイクロホ
ンからのボイス信号は、従来の手段により、単位秒当り
６４キロバイトの標準の圧伸パルスコード変ｖＡ（ＰＣ
Ｍ）ビット列に変換され、そしてデータ端末１８からの
データと結合され、単一の撚られたライン対２０を介し
て伝送される０伝送紗１を介して中交換チップ１２へ送
られるボイスまたはデータは、ＴＤＭディジタルである
。すべての活性化されたボイスデータライン２０は、各
フレアムごとに一度局部ＰＢＸテップ１０と通信を行な
う。第３Ａ図のＩ１０パ々スと記し六曲悲で示されるよ
うＫ、各フレームは、標準の８ｋＨｚ　のサンプリング
周波数に対応して１２５マイクロ秒の継続時間である。

局部ＰＡＢＸおよび各’ｔｔ話／データ端末間の各一方
向通信に対するメツセージ形式は、第３図の送信および
受信を付した時１’ｌＨフレームにおいて各々１９のＩ
１０パルスにより示されるように、１スタートビツト、
８ボイスビツト、８デ一タビツト％　１信号ビットおよ
び１ストツプビツトの全部で１９のビットより成る。情
報は、各フレームの最初の半分（送信）中、ＰＡＢＸチ
ップがら電話／データ端末１６および１８に流れ、各フ
レームの後半中は逆方向に流れる０ 第１図の局部ＰＡＢＸチップ１０のブロック図である第
２図を参照すると、撚られた伝送ライン対２０は、差動
的ライントライバトランシーバ２２に結合される。これ
らのトランシーバは、第１７〜２２図と関連して詳細に
説明する。第２図には。

簡単にするため、２対の撚られたライン対および２つの
トランシーバのみが示されている。しかしながら、最高
４０４での伝送ラインおよびトランシーバを局部ＰＡＢ
ＸＫ接秋し得る□各トランシーバ２２は、電話／データ
端末へ伝送のための２イントライバ２２１Ｌおよび電話
／データ端末から伝送信号受信のためのレシーバ２２ｂ
を含む。

ＯＵＴ　−ＲＡＭボイス／データサブシステム２６は、
各フレームの最初の半分の送信の間、各ライントライバ
２２ｍを介して加入者電話ぜ（の電話／データ端末に打
Ｈされ、フレーム当り１９ビツトの情報を撚られたライ
ン対２０に結合し、′６ｉ話／データ端末に伝送する。

フレームの後半においては、各撚られたライン対土の情
報の１９の到来ＴＤＭビットがバス２５に結合される。

各電話ライン２０から供給されるバス２５上の情報の１
６ボイス／データビツトは、ｌＮ−ＲＡＭボイス／デー
タメモリ装愼２４にわき込まれ、信号ビットが局部信号
ＲＡＭ　４６に告き込まれる。

マイクロプロセッサ４８は、信号情報に基づいて、バス
５５を介してスイッチ制御装置４０をプログラム設定し
、ボイスおよびデータチャンネルの接続を制御する。バ
ス５５は、８ビツトのアドレスおよび８ビツトのデータ
を含む。ＰＡＢＸｌｏによシ作用される区域内の接続に
対して、入力ＲＡＭボイス／データメモリ装置ｆ２４か
らの情報が、８ビツトスイツチングバス５４を介して出
力ＲＡＭボイス／データメモリｖ−２６に転送される。

仲の接Ｖ、に対しては、入力ＲＡＭボイス／デークメモ
リ装置２４からの情報は、同じ８ビツトスイツチングバ
ス５４を介してトランクＩ１０ユニット３０またはコン
ピュータＩ１０ユニット５４に転送される。トランクｌ
１０Ｆ′ｊ、各々１６の８ｋｂ／ｍのデータサブチャン
ネルを取扱うことができる２つのデータチャンネル、２
１の６４ｋｂ／ｓ　　ボイス／データチャンネルおよび
１つの６４　ｋ　ｂ　／　ｍ信号チャンネルを有する。

１６のデータサブチャンネルは、サブチャンネル多重化
／多重化解除ユニット２８で多重化／多重化解除を受け
るから、それらＦｉ２つの６４ｋｂ／ｓ）ランクチャン
ネルを介して送信／受個できる。トランクＩ１０ユニッ
トおよびコンピュータＩ１０ユニットからの信号は、マ
イクロプロセッサ４８によシ割込み式に取シ扱われる。

局部信号は、各５０ミリ秒ごとに送信、受信される。

■０局部ＰＡＢＸ区竣内における交換 上述のように、すべての賦活されるボイス／データ線は
、各フレームに−ｆＰＡＢ）Ｍｏと：Ａ信するｎ各フレ
ームは、１２５ミリ秒である。情報は、各フレームの前
半（送信）中ＰＡＢＸ１０から電話１６に流れ、後半（
受信）中道方向に流れる。最初、局部ＰＡＢＸ内のサイ
クルが後半のフレームでスタートすると考えるのが都合
がよい。

そのとき、局部ＰＡＢＸは受信モードに入る。こ＼では
、接続が設定されており、すべての４０のラインが相互
に通信状態にあると仮定する。到来情報が、その目的地
に切シ換えら汽る態様は、３つのステップを含むが、こ
れについては第５図を参照して設明する。しかして、第
５図Ｆｉ第２図に示される回路のある回路の詳細なブロ
ック図である０ 第５図には、４０の電話／データ加入者電話轡１６Ａお
よびデータ端末９人から直列ビット列メツセージを受信
・伝送するため、局部ＰＡＢＸに設けられた４０のトラ
ンシーバ２２人の艶１番目のものおよび駆４０番目のも
のが示されている。

伝送または通信時間フレームが送信および受信の別個の
タイムスロットに分離されているため、本発明にしたが
えば、各トランシーバ２２Ａの送信機２２ｂの入力およ
び受信［）２２＆の出力を一緒に接続することができる
。それゆえ、各トランシーバを入力ＲＡＭ２４および出
力ＲＡＭ２６に結合するのに、各トランシーバに対して
１本の船しか必要とし危い。これは、この種の４０のト
ランシーバがＰＡＢＸに必要とされるとき回路のレイア
ウト、電力消費およびヒルに相当の節約をもたらす。

ステップ１において、電話機ラインからのワード入力は
、ライン入力ＲＡＭ２４に豊き込まれる。

ステップ２において、ライン入力ＲＡＭ２４に記憶され
たワードはライン出力ＲＡＭ２６に転送され、そして交
換プロセスのステップ３においてライン出力ＲＡＭ２６
の情報が読み出され、４０の電話機に転送される。

Ｉｉ、（１）、ステップ１−ラインからの入力ステップ
１を詳細１に参照すると、各フレームの後半中、各電話
機は、部列ビット列の情報をＰＡＲＸＫ送出する。

ビット列ワードのフォーマットは、Ｍビットより成るも
のとして第４図に示されているＯこ＼にＭ＝１６であシ
、ＰＣＭ圧伸形式のディジタル化ボイスサンプルの８ビ
ツトとデータの８ビツトよシ成る。追加の２ビツトは、
スタートおよびストップ情報に使用され、さらに１ビツ
トが信号に使用される。この情報は、局部ＰＡＢＸによ
シ受侶されつ＼ある間、３つのライン人力ＲＡＭＫ’！
Ｊき込まれる。各電話機に対する第１のボイスビットは
、Ｎビットワードとしてボイス入力ＲＡ　Ｍ　−０（Ｖ
ＩＲＯ）の位ｆ！：ｔｏｏに省き込み記憶される。

この例においては、Ｎ＝４０である。この例示の具体例
においては、４００市１話加入者が４０のライン対を介
して扱われるからである。このプロセスは、第２のボイ
スビットに対してｈｂ返えされ、そして位［、Ｏｆに記
憶される。全体で、このプロセスＦｉ８［絆シ返えされ
、ＶＩＲＯｌすなわち８×４０のＲＡＭを充たす。

ｉｆ＋の８データビツトは、ボイスビットと全く同機に
してデータ入力ＲＡＭ−０（ＤＩＲＯ）にｈピ惨さねる
。信号ビットは、これも４０ビツトワードを構成するが
、該ビットは、信号入力ＲＡＭ（ＳＩＲ）の位ｈｏ　ｎ
ｙｃ記恨される。ＳＩＲメそりのサイズ１ｉ８Ｘ４０で
あり、こねは８フレームで充たされる。

計、取りおよび１込みフォーマットが同じである従来の
ＲＡＭと異なり、これらの３つの入力ＲＡＭ（ＶＩＲＯ
ｌＤＩＲＯお！び５ＩＲ）ならびに出力ＲＡＭ（ＶＯＲ
ＯｌＤＯＲＯお！ＵＳＯＲ）Ｆｉ、異なるａ増りおよび
■込みフォーマットで動作する。ＶＩＲＯおよびＤＩＲ
Ｏに対するフォーマットは、各８ビツトの４０ワードで
ある（８ワード×４０ビツトのに取りフォーマットの場
合）。実際に、これらのＲＡＭ１ｊ、４０のラインの各
々に対して直一連列変換および並−直列変忰を遂行する
。各ラインの全８ビツトを同時に切り換えることができ
るように、各列出力が必簀とされる。

「直交ＲＡＭＪと称されるこれらのＲＡＭは、セクショ
ン■に詳細に説、明する。

１１、（２）、ステップ２−スイッチングＶＩＲＧから
の４０の８ビツトワード出力は、ＳＷババス４を介して
関連する４０×８ボイス出力ＲＡＭ−０（ＶＯＲＯ）に
転送されるｏＶＯＲＯの位置は数仙の順番に選択され、
亡き込まれる。

ＶＩＴｔＯがぢＣみ取られる順序は、計、増シ接続パタ
ーンによシ決定される。この計、取りパターンは、ンー
スアドレスＲＡＭ　（ＳＡＲ）５１によ多制御される６
ＳＡＲ５１の内容はマイクロプロセッサ４８により供給
される。しかして、該マイクロプロセッサ４８Ｆｉ、ソ
ースアドレス引ｑのためＳＩＲから到来する信号情報を
使用する。ＤＩＲＯデータビットがデータ出力ＲＡＭ−
０（ＤＯＲＯ）にＳＷババス４を介して転送される場合
、同一の手法がデータに対して使用される。

この転送プロセスは、各１２５ｐｇのフレームごとに遂
行される。各フレームは、ＰＡＢＸＩＯのクロック論理
回路５２（第２ン１）により発生される１、　５４４メ
ガヘルツのクロックパルスにより１９３０時間スロット
に細分割される。これらのパルスは、第３Ｂ図の曲線Ａ
Ｉに示されている。

４０のタイムスロットがボイスを切換えるのに使用され
、データに対して４ｏの時ｉＩ′Ｉスロットが使用され
、そして残りがトランクおよび後で説明する他のインタ
ーフェースに使用される。

ｎ、（３）、ステップ３−ラインへの出力交換プロセス
の最穀ステップにおいて、情報は、フレームの半分にお
いてライン出力ＲＡＭ２６からトみ取られ、４０の電話
機に伝送される。これを力すためには、ライン出力ＲＡ
Ｍの情報は、並列フォーマットから直列フォーマットに
変換されねばなら々い。これは、「直交」μ−込み／計
取シ能力を有するＶＯＲＯおよびＤＯＲＯで遂行される
。ＶＯＲＯおよびＤＯＲＯｆｉ、入力フォーマットを４
０の８ビツトワードから８つの４０ビツトワードに変換
する。

３ステツプスイツチングプロセスは、全部で２５０　ｐ
ｍ要する。各１２５μ箇ごとに１フレームを受信し伝送
するために、複式の入力／出力ＲＡＭを必唇とする。　
これｄ、ＶＩＲ１，ＤＴＲｌ、ＶＯＲ１およびＴ）ＯＲ
１で遂行される０これらのＲＡＭけ、土述ノ入力／出力
ＲＡＭ　ＶＩＲ（１０）ＤＩＲ（１０）ＶＯＲＯおよび
ＤＯＲＯと干・渉する０すなわら　０の添字を有するＲ
ＡＭが受信／送信モードにあるとき、添字１を有するＲ
λＭｔｉボイス／データスイッチングモードにある。ｆ
ｊ図上の矢印は、２モードの１’ｔｌ」作を指示する。

出力ＲＡＭ位欝に対する吉込みおよび計、出し、および
入力ＲＡＭ位置へのｔ込みは、いつも同じ数値順序で遂
行される。スイッチングプロセスにおける唯一の変Ｃは
、入力ＲＡＭの読取り順序でおる。

■、呼の開始 接続を設定するための手順は、１イ話またはデータ端末
からの呼びの開始を捜索することにより開始される。ラ
インの電話機もデータ端末も使用下になれば、を詰機（
第５図）内のボイスデータ集積（ＶＤＩ）チップ１６０
は、電力を断たれ、無視し得る程度のパワが消散される
にすぎ力い。電。

詰機の受信機がピックアップされるかデータ端末が付勢
されると、ＶＤＴチップは８ビット信号メツセージを形
成する。これは、サービスが要求されることを指示する
。しかし力から、このメツセージは、［信号情報費求（
Ｒ８Ｉ）Ｊが電話線を介してＰＡＢＸかも受信されるま
で送出されない。

ＰＡＢＸは、第２５図と関連してよシ詳細に討１明され
るように、各５０ｍｇごとに全ラインにＲ８Ｉ信号を送
出する。Ｒ３Ｉ信号は、Ｓ　ＯＲ（ｔ６Ｂ）によシ発生
されるが、これは、５ＯＲ４６Ｂから発生される９ビツ
トのパルス列の最初のビットより成る。信号プロトコー
ルは、５ＯＲ４６Ｂからの最初のビットがつねにＯであ
り、それに電話機１６に対する８ビツトの信号メツセー
ジが絣、く。

電話機ＶＤＩチップ１６０の非同期受信機は、ＰＡＢＸ
からの１９ビツトメツセージのスタートビットを検出し
、クリスタル制御クロックを付勢する。このクロックは
、ＰＡＢＸクロックの周波数に非常に接近している。Ｖ
ＤＩのクロックパルスの１９のパルスが、ＰＡＢＸから
のビット列を詩み込むのに使用される。クロックパルス
は到来ビット列と完全には同期しないが、それらの安定
性は１９ビツトの情報を回収するのに十分である□受信
ワードのビット１９はストップビアトであるが、これは
ＰＡＢＸへの伝送のためＶＤＩクロックを再同期するの
に使用される。

ＶＤＩチＺ／プ１６０は、ＰＡＢＸｌ　９に、上述のよ
うに第４図のフォーマットで１９ビツトを伝送する。童
話機とＰＡＢＸ間の：ｈ延は、ビット継続時間に比して
知い。したがって、ＰＡＢＸクロックは到来ビット列を
回収するのに直接使用できる。これは、４００オンチッ
プ非同期受信機の必要を排除し、Ｉｌ！ｌｌ）達するチ
ップ面積およびパワの浪費は減ぜられる。このシステム
は、数１フィートまでの距離に作用する。

回収されたボイスデータビット列は、入力ＲＡＭ２４に
書き込まれ、信号ビットは信号入力ＲＡＭ（Ｓ　Ｉ　Ｒ
）に書き込まれる。信号入力ＲＡＭは各５０ｍ８ごとに
史勿１され、更角後マイクロプロセッサ４８はそれを計
み取り、出信号情報を決定し、その結果を信号出力ＲＡ
Ｍ（ＳＯＲ）に記憶する。

かくして、ｔｒ電話機らの１Ｊ！新状態情報が５０ｍ５
ごとに受信さね、検出される◇ マイクロプロセッサ４８がＳＩＲを読み取り。

オフフック状態を検出すると、８ビツトのメツセージが
出信号ＲＡＭ（ＳＯＲ）にロードされる。

ＳＯＲも直交ＲＡＭであシ、該ＲＡＭは、８ビツトメツ
セージを電話機に伝送のため直列フォーマットに変換す
る。電話機のＶＤＩチップにより受信後、％！Ｆ読され
たメツセージは、電話機のオンチップダイヤルトーンジ
ェネレータを付勢する。

■、呼処理 発呼加入者は、ダイヤルトーンを受信後ダイヤル操作を
スタートし得る。ダイヤルされた番号は、「信号情報要
求」が受傷されるまでＶＤＩチップ１６０に記憶される
。「信号情報要求」は、ダイヤルされた番号のＰＡＢＸ
への伝送を開始させる。

番号は、一時に１デイジツトＳＩＲによシ受信され、次
いでマイクロプロセッサ４８によりａみ取られる。マイ
クロプロセッサ４８はこの＋？！報を分析し、下！１の
タスクを遂行する。

１、　被呼加入者が使用状態にあり、ラインが話中であ
るかどうかを決定するため、５ＡＲ５１をチェックする
。

２　被呼加入者ラインが空であると仮定すると、発呼加
入者の番号が被呼加入者のＳＡＲ位散に記憶される。

五　マイクロプロセッサは、リングメツセージを被呼加
入者に送り、リングパックメツセージを信号ビットを介
して発呼加入者に送る。

タスク（１）において話中が検出されると、タスク（２
）は飛ばされ、タスク（３）において「話中」メツセー
ジが発呼加入者に送出される。

■、中央電話局に対するインターフェース中央交撲機ま
たは電話会社に対するインターフェースは、１．５４４
Ｍｂ／ｓ　　のＴＩ）ランク速度でｓｂ完全デュプレッ
クスである。各１２５μＳのフレームは、２４の６４Ｋ
ｂ／ｓ　　チャンネルを運ぶ。これらのチャンネルは、
ボイスに対して２１、データチャンネルに対して２、そ
して信号に対して１というように細分１ｊＱされる。

第７！／ｌは、局部ＰＡＢＸ区域外の接続に対する神々
のインターフェースを示している。笛７図のＳＷババス
４は、卯、５図のＳＷババス　４　、！１１’すれてい
る。トランク上の中央Ｐ　Ａ　Ｂ　Ｘｉたけ電話会社か
ら到来する直列ビット列の１フレームの最靭の８ビツト
は、トランク入力シフトレジスタＯＫシフトされる０シ
フト動作の完了後、シフトレジスタの内容は、並列にト
ランク入力ＲＡＭ−００第１位に転送される。この動作
は２４回遂行され、そして入力シフトレジスター０の内
容は、トランク入力ＲＡＭ−００位置に数値のＩｉｌ序
で記憶される。これは、１２５μＳの耗期間を賛する。

次の１２５μＳ中、トランク入力ＲＡＭ−００内容ｉｔ
、第５図のＶＯＲＯ，ＤＯＲ（１０）ＶＯＲ１およびＤ
ＯＲ１の適当力位註に切シ換えられる。同じ１２５μＳ
のフレーム中、トランクからの２４バイトが入力シフト
レジスター１に記憶され、ついで上述のようにトランク
入力ＲＡＭ−１に転送される。複式ＲＡＭの使用は、情
報が交拌されっ＼ある間、トランクから連紗ビット列を
受信することを可能にする。

トランクへの伝送は、複式ＲＡＭおよびシフトレジスタ
と同じ原理を採用する。この場合、第５図の入力ＶＩＲ
（１０）ＤＩＲ（１０）ＶＩＲ１お！びＤＩＲ１は、ソ
ースアドレスＲＡＭ　（Ｓ　ＡＲ）ｓｌにより指令され
るところにしたがってトランク出力ＲＡＭに記憶される
。

局１ＰＡＢＸにおけるインターフェース／スイッチング
に関するトランクインターフェース／スイッチングに対
する時間の割幽ては、第６図に示されているり線図は、
（ａ）トランク−ライン、〜）ラインートランク、およ
び（ｅ）ラインーラインから３つの通信状態を例示して
いるＯＲＡＭ　Ｏおよび１の２１のバンクの交互の使用
が、実線（バンク０）および点線（バンク１）で例示さ
れている。

かくして、全フレーム１０間、トランクからの情報は、
ＲＡＭ　１においてＰＡＢＸ）ランクに結合され、フレ
ーム１の後半中、電話機からの情報は第５図のライン入
力ＲＡＭ　２４のバンク０に読み込まれる。フレーム２
０間、切替えがすべてのバンク０で起とシ、トランク情
報がバンク１に書き込まれ、そしてフレーム２の後半中
、電話機からの情報がライン入力ＲλＭ２４のバンク１
に書き込まれる。フレーム３の前半、バンク０が読み出
され、バンク１が切ｂｅ見られる。このプロセスは６フ
レーム中継トシ、ついで反復されるう第７図に示される
ように、中央／電話会社トランクスイツチングの場合と
同じ技術を使って、コンピュータま六はワイヤレス電、
詰機への任意的切換えを村なうことができる。この例え
においては、入力／出力インターフェース接続のため、
入力および出力コンピュータおよびワイヤレスＲＡＭ対
が設けられる。

種々の出力に対する切換えは、以下の第１衣に割シ当て
られるように１９３のタイムスロットに細分割される。

かくして、各出力ＲＡＭ位ｆ！１Ｆｉ予定された時間ス
ロットを有しておシ、その間に情報を受信する□スイッ
チプロセスにおける変数はソースアドレスであり、これ
はソースアドレスＲＡＭＫ記憶されるり 表　１ 時間スロット割当 時間スロットわ囲 会議（任り　　　　　　　　　　２〜７コンピユ一タ出
力ＲＡＭ　　　　　　１１〜１８デ一タ出力ＲＡＭ　　
　　　　　５１〜９０ボイス出力ＲＡＭ　　　　　　　
９１〜１３０トランク出力ＲＡＭ　　　　　　１３１〜
１７０ワイヤ出力ＲＡＭ　　　　　　　１８１〜１８５
スペア　　　　　　　　　　１．８〜１０．１９〜５０
゜１７４〜１８０．１８６〜 ■、信号同期 信号の開始はランダムな時点に起こシ、すべての信号ワ
ードは同じ時点に到着して信号入力ＲＡＭに誉き込まれ
るから、電話機信号間の同期が必シとなる。これは、第
５図の５ＯＲ４６Ｂによシ送られるＰＡＢＸからの信号
情報要求すなわちＲ８Ｉ（第５図）は、この命令に応答
して同じ予定された時点に信号ワードを送出し、信号入
力ＲＡＭへの直接の１込みを可能にする。信号入力ＲＡ
Ｍは、５０ｍ５ごとにマイクロプロセッサ４８により試
験され、必要な動作を決定する。この同期技術は、ＰＡ
ＢＸチップ上におけるハードウェアをか−ａ６簡単化す
るものである。

■、基本動作　例 トランクおよび中央交換機を介しての切換えについて、
第８と関連して挙げられた以下の例を用いて説明する。

局部ＰＡＢＸ◆２の電話線３が局部ＰＡＢＸ÷７のライ
ン１５を介して叶を発していると仮定する。接続は、Ｐ
ＡＢＸす２のマイクロプロセッサが信号入力ＲＡＭ４６
ｍ（第５図）を読み、ＰＡＢＸ外の接続が所望されるこ
とを決定するとき開始される。

ＰＡＢＸ÷２内のマイクロプロセッサは、空トランクチ
ャンネル（÷１３５と仮定する）を七の呼びに割シ当で
、適轟力情報を信号チャンネルを介して第１図の中央交
換機１２に送る。中央交換機は、信号情報をＰＡＢＸす
７にルート設定するつＰＡＢＸ＋７内のマイクロプロセ
ッサ４８け、ライン１５が話中でないことを決定すると
、その呼びに空トランクチャンネル（÷１４０と仮定）
を割ＩＡて、接←が設定されたことをＰＡＢＸ÷２に報
知する。

接続の設定プロセスにおいて、２つの局部２人ＢＸは、
第８図に指示されるようにそれぞれのソースアドレスＲ
ＡＭを更新する。この点から、２つのソースアドレスＲ
ＡＭは、交換機の完全な制御下にある。このとき、マイ
クロプロセッサは、５０ｍ５ごとに保守や入力信号ＲＡ
Ｍの監視のような他の機能を遂行できる。

■、直交ラム 上述のように、本発明の装置は、ディジタル通信の魅力
的な％徴の１つ、すなわち多くの情報チャンネルを伝送
品質を劣化することなく時分割多重化（ＴＤＭ）できる
という能力を利用する。

ＴＤＭＨｌとりわけ一本で数百のチャンネルを収容でき
る光ファイバにおいて伝送帯域幅を利用する有効な手段
を提供できる。多くのチャンネルを伝送できるという能
力は、同時に市、子回路に相間の必要を生ずる。すなわ
ち、重子回路は、多くのチャンネルの情報を受は増り、
高速度および高忠実度でこれらの多くのチャンネルの情
報を結合し分離できねばからない。

ＴＤＭ機能を実施するための従来の技術は第９図に例示
されている。この因は、入力１．２・・・１００を付し
たディジタル列の１００本の入力線が、共通の８ビツト
パス上に多重化される例を示している。多重化は、まず
各ラインのビット列からの８ビツトを１００の別個のレ
ジスタ１０（１０）．１００２、・・−１１００中にシ
フトすることによシ実施される。１００の各シストレジ
スタの並列出力は、各々１０００入力を有するＭＵＸ　
１　、ＭＵＸ　２、−−−　ＭＵＸ　８を付した８個の
マルチプレクサで結合される。この大きさのマルチプレ
クサは、相互に接続するのが複雑であり、かなりのパワ
およびチップの実際の場所を消費し、ＶＬＳＩでの実施
を非効率的にする。

本発明の装箭においては、多重化および多重化解除は、
本発明者が直交メモリアレイオ六Ｖｉ直交ＲＡＭと称す
るデバイスにより遂行される。このデバイスは、記憶、
シフトおよび多重化を、高度に規則的で高密な構造体で
省力うことを可能にする。これは、高速度化、パワの低
減およびチップの実際の場所の低減をもたらし、ＶＬＳ
Ｉでの実施を可能にする。

ＴＤＭディジタルビット列を受入れに必セな３つの機能
、すなわち記憶、偵−並列変換および多重化は、好まし
い具体例においては一方向（すなわちＸ方向）で情報を
書き込みＹ方向で直交的に読出しを行なう１つのメモリ
構造体で遂行される。

本発明の直交動作を訪、明する前に、従来の計、増シ／
隻込みプロセスを簡単に考原するのが役立つであろう。

第１０図は、ビット情報データがコンデンサＣ１〜Ｃ８
に記憶される従来のダイナミックＭＯ８ＲＡＭを示して
いる。第１０図のメモリにおっては、複数のＭＯＳＦＥ
Ｔ）ランジスタＴＲ１〜ＴＲ８が列・行に１されており
、ゲー）’Ｋ（ＪＧが読出し／１１込み紳１０２１およ
び１０２２１７１：接げされ、他方ンース笥伊Ｓがデー
タ人力Ｍ’Ｄ１〜Ｄ　４　Ｋ接ト、されている。ドレイ
ン電、ｅＤけ、各コンデンサＣ１〜ＣＢの一側に各々結
合されており、その伯仲は接地されているうこのメモリ
は下記のように動作する。す々わち、計取り／Ｓ込み却
１０２１がスイッチＳ１によ！＋＋５Ｖに切シ換えられ
、他方他の計取り／Ｖ込み紳（この簡単な例においてＦ
ｉ１Ｄ２２）がＯｖであるとする。辷れは、ＭＯＳ）ラ
ンジスタの第１行ＴＲ１〜ＴＲ４のみをターンオンし、
入力紳Ｄ１〜Ｄ４上に瞬間的電圧が存在すれば、トラン
ジスタＴＲ１〜ＴＲ４に電流を流しコンデンサＣ１〜Ｃ
４を充電するととを可能にする。

１込み線１０２１がＳｌによシｏｖに戻ると、第１行の
コンデンサ（１０）〜Ｃ４には電荷が保持される。この
プロセスは、読取シ／１１込み［ｔｚｏ２２を＋５■に
切換えることによシ反復され、データｉＤ１〜′Ｄ４に
次のデータビットが加われば、第２行のコンデンサ０５
〜Ｃ８に記憶せしめられる。

読取りは、ドライバ（図示せず）を紳Ｄ１〜Ｄ４から切
断し、計取り／書込み約１０２１および１０２２を＋５
ｖに切＃）換えることにより該枦を順次賦活するととに
よシ行なわれる。とれにより、記憶されたコンデンサの
電荷は、１１７Ｄ１〜Ｄ４上に現われる。かくして、１
行の記憶されたデータが一時に１行ずつ読み取られる。

従来のこの釉のデバイスにおいては、記憶ないしメモリ
デバイスは、１つの線々いし方向から、すなわち水平の
読取シ／８き込み線のみからしかアドレス（読取りまた
は書込み）できない。

これに対して、直交メモリの動作は第１１図に例示され
ている。ここで、香込みは、水平線を切換えることによ
り第１０図におけると同様に遂行される。しかしながら
、計取りは、曹込みと直交するように垂直線を切＃）換
えることにより遂行される。すなわち、計、増り　ｈ　
Ｒ１〜Ｒ４が＋５ｖに切シ換えられると、一時に１列の
記憶されたデータが貯み阜られる。このようにして、各
々ＮビットのＭワードをメモリに男き込むことができ、
各ワードから１ビツトを同時に読み出すことができる。

それにより、計出しけ、各々ＭビットのＮワードとなる
。

第１１ツ１に示されるように、４本のデータ入力１ＩＩ
Ｄ１〜Ｄ４け、スイッチ８２〜ｓ５を介しテＮ列の書込
みトランジスタに接続されている。こ＼で、Ｎは入力ワ
ードまたはデータ紳の数すなわち４に対応している。線
Ｄ１は、１列のＭ個の隻込みトランジスタＴＲ１、ＴＲ
５およびＴＲＭ　Ｏに接続されている。こ＼で、ＭＦｉ
、データ入力ワードのビット数に対応する数である。同
様に、糾Ｄ２は、Ｍ個のトランジスタＴＲ２、ＴＲ６お
よびＴＲＭ　１に接続されている。書込みは、書込み線
１０６４．１０６５、−−−１０７０に接続されたスイ
ッチ８６〜Ｓ８を介して■込トランジスタの行を逐次切
り換え、コンデンサＣ１〜Ｃ４、Ｃ５〜Ｃ８およびＣＭ
　Ｏ−ＣＭ　３に、紳Ｄ１〜Ｄ４においてディジタルビ
ットに存在するディジタル電圧を逐次充電、せしめるこ
とにより従来の％［Ｓで行なわれる。

第１１図に図示された直交メモリにおいては、追加の１
組のトランジスタ、すなわち読取りトランジスタＴＲ１
１〜１８．ＴＲＭｌ　０〜１３が設けられている。読取
りトランジスタは、メモリコンデンサの−ＩＩＩにおい
て書込みトランジスタと直列に接続されており、各読取
りトランジスタのドレインＴｈ＆Ｄがメモリコンデンサ
の同じ側に接続されるようにかされておシ、そしてコン
デンサの他方が接地されている。各読取りトランジスタ
のゲート端子Ｇは、Ｎ列の読取シ線Ｒ１〜Ｒ４の対応す
るものに接続されており、ソース端子ｉｌｔＭ行の出力
１０ＵＴ　１〜ＯＵＴＭの対応するものに接続されてい
る。かくして、読取シ動作中、スイッチ８２〜５５Ｆｉ
入力データａ！Ｄ１〜Ｄ４を切断し、読取り＆Ｒ１〜Ｒ
４の各列が、スイッチ８９〜Ｓ１２により＋５ｖに逐次
切り換えられる。ｉＲ１〜Ｒ４上の＋５ｖは、トランジ
スタＴＲ１１〜ＴＲ１８およびＴＲＭ１０〜ＴＲＭ１５
の動作を可能化する。これは、各列のコンデンサすなわ
ち列１のＣ１、Ｃ５、・・・ＣＭＯ上に記憶された電荷
を、それぞれの出力ｐＯＵＴ　　１、ＯＵＴ　２および
ＯＵＴ　Ｍ上に出力させる、すなわち計み出させる。こ
のようにして、一時に１列の記憶データが計み出される
。

要約すると、重文メモリは、長さＮビットのＭワードを
メモリに套き込み、各ワードから１ビツトを（間ビット
のＮワードの場合）逐次に同時に？み出すことを可能に
する。

直交メモリに苅するスイッチングｔｉｔ気機械的スイッ
チで描いであるが、実際の実施においては、ビットシフ
トレジスタまたは逐次の切換えを行なうための他の周知
の捗術で置換できることを理解されたい。

第１２図および第１３図は、時分割多重化のための直交
メモリの使用を例示している。各々Ｍビット長のＮワー
ドよシ成りＳＢＳ　１〜４を付された４つの直列ビット
列Ａｔ　ＡＮ　Ａｓｓ　　ＢＩＪ　Ｂ３、自Ｃ鵞Ｃ３お
よびり、　Ｄ、　Ｄ、が、それぞれ直交ＲＡＭ１０９０
（第１１図に示される直交ＲＡＭのような）の各行に、
行デコーダ１０９２からの信号を利用して添字の順序で
書き込まれる。しかして行デコーダ１０９２は、例えば
ビットシフトレジスタよシ構成し得る。この簡単な例に
おいて、Ｍは３、Ｎは４である。ＲＡＭ１０９０は、つ
いで、列しデコーダ１０９３（他のビットシフトレジス
タ）からのスイッチング信号を利用してアルファベット
の順序で列で計、み出され、時間の関数としてシフトレ
ジスタ１０９１にロードされる。すなわち、第１２図お
よび第１３図に示されるように、時間Ｔｌの間、ビット
ＡＩ　ＢＩ自およびＤ！がＲＡＭ１０９０の最初の列に
書き込まれる。次の時間Ｔ。

の間、ビットＡｘ　ｓ　Ｂｔ　、Ｃ＊およびＤ２が第２
列にｔき込まれ、以下そのように力る。時間Ｔ３の終了
時にメモリは充たされる０ 時ｆｉｑ’ｌＴａの間、ピッ）　Ａｔ　、ｋｓおよびＡ
３を含むメモリアレイ１０９０内の第１例がシフトレジ
スタに並列に転送される。シフトレジスタの内容は、時
（ｄ）　ＴｓおよびＴｓの間ビットずつシフトされる。

このプロセスＦｉＢ、ＣおよびＤビットについて反抄さ
れる。時間Ｔ４〜Ｔ’ｔｓの間、シフトレジスタ１０９
１からの出力順序は、人１　＊、　Ａ３　ＢＩ　Ｂ１　
Ｂ。

自Ｃ，ｃ、　Ｄ、　Ｄ、　Ｄ、である。このように、出
力列は、４つの入力列の時分割多重化列でおる。時間Ｔ
１　ｓ　Ｔｔ　オヨＵ　Ｔｓ　ｉｔｓ時ｎｒｌＴ４〜Ｔ
ｔｓと異かる継続時間よシ成る。

多重化解除の動作は、第１４図および第１５図に示され
るように多重化に類似している。多重化解除においては
、入力は一字に１列書き込まれ、他方読取シは行ペース
で行なわれる。冥施は、すべての矢印が逆転されれば第
１２図と同様に行なわれる。多重化入力は、第１４図お
よび第１５図に例示されるように、シフトレジスタ２０
９１に入力され、そしてこれが並列に読み出されて、一
時に１列ずつメモリアレイ２０９０に臂き込まれる０ 聴められるように、単位メモリ七ル当シ２個のトランジ
スタの場合、プレイ内に入力−出力の対称性があるから
、シフトレジスタの方向を変えることにより、同じアレ
イを多重化および多重化Ｍ除にイφ用できる。

連続的入力ビツト列を受は入れて、同時に述ト的出力列
を提供するため、第２のマルチプレクサが必要とされる
。第１６図は、時分割ディジタル通信における頂交メモ
リアレイの使用と、このようか連続出力列を得るように
２５直交ＲＡＭ１および２を使用することを例示してい
る。第１６図に示されるように、Ｎの源から来る各Ｍビ
ットのビット列は、デュアルマルチプレクサ形態のＲＡ
Ｍ１およびＲＡＭ　２において直交ＲＡＭで多重化され
る。

ＲＡＭ　１およびＲＡＭ　２の出力は、シフトレジスタ
１２００に入力として一社に結合される。

ＲＡＭ　１は、１フレーム中行ベースで魯き込まれ、Ｒ
ＡＭ　２ｉｉ、列ペースで読み取られる。次の稜絖のフ
レームで、ＲＡＭ　１およびＲＡＭ　２の役割は逆転す
る。この２重メモリ配列は、連続的情報列を提供する。

ＲＡＭ　１および２からの多重化情報は、Ｍビットのシ
フトレジスタ１２００にバッファ入力され、多聾化伝送
のため並−直列変換が行なわれる。

多重化情報は、増幅さね、ドライバ１２（１０）により
伝送線すなわち光ファイバ１２０２を介して受信機１２
０３に伝送される。受信され六条重化ＴＤＭビット列は
、レジスタ１２０４において直列形式からＭビット並列
形式に変換され、群交ＲＡＭ　Ｓ−’ｆ、＊はＲＡＭ４
に書き込１れる。ＲＡＭ３が省き込まれつ＼あると仮定
すると、Ｍビットが列ペースで入る。同時に、ＲＡＭ４
が列ペースで読み出され、Ｎの目的地に供給される。

この配置を２重に設けることにより、二方向通信を行な
うことができ、第５図の具体例で説明したように、さら
に評しくけ２つのライン入力ラムＶＩＲＯおよびＶＩＲ
１および２つのライン出力ＲＡＭ’ＶＯＲＯおよびＶＯ
Ｒ１により示されるように、’％端部で多重化および多
ｌ化解除を行なえる。垂直アドレスをランダムにするこ
とにより、目的地は任意のソースを選択できることを認
められたい。水平アドレスをランダムにすることにより
、情１／４１ｊフォーマットの楚更をｓＦｌできる。

とのようにして、知１則的でコンパクトｆｒｔｓｉ体を
使用して時分割多重化および多重化解除を遂行するメモ
リアレイが提供される。メモリー、Ｌ己憶と、直−並列
変換力らびに並−直列変換を遂行する□これは、隻込み
動作に直交方向にＲＡＭを読み取ることによシ達成され
る。このＲＡＭを高速度伝送媒体（すなわち光ファイバ
）と結合することによシ、多くのチャンネルを単一のラ
インを介して連化できる。規則的ないし標準的構造体で
あるため、本装置は、有効なＶＬＳＩの実飽およびメモ
リアレイの標章的構造体で使用される冗長技術に役立つ
。

■、　低パワのライン駆動 第２図に示されるように、局部的Ｐ人ＢＸチップ１０と
局部加入者間の伝送は、撚られたライン対２０により結
合された差動トランシーバ２２を使って達成される。本
発明に依るこの伝送の詳細について、以下第１７図を参
照して討明する。

第１７図は、受＠端すなわちＰＡＢＸ端における差動ト
ランシーバ３（１０）０および送信端、この場合におい
てｔｉ電話詰機入者端における差動ドライバ３０２０を
示している。しかし力から、両端は交換可能であること
を理解されたい。差動ドライバ３０２０は、２対のＰ／
ＮＭＯ８）ランジスタ対３０（１０）および３００５　
（１対を形成する）と、３０００および３００２（他の
１対を形成する）より成る。トランジスタ３０００およ
び５０（１０）のソース端子は＋５ｖに結合され、トラ
ンジスタ３００２および５００３のソース端子は接地に
接続される。撚られた伝送ライン対２０の一方の１７２
０Ａは、それぞれのトランジスタ３ＤＤ１および３００
３のドレイン端子の交叉点に接続され、他方、それぞれ
のトランジスタ３０００および３００２のドレイン端子
は他方の線２０Ｂに接続される。端子３０２５における
情報ビット列は、トランジスタ３００３および３０（１
０）のゲート端子に接続され、ビット列の負向きパルス
がトランジスタ３０００および３００２に結合され、そ
れによりトランジスタ対したがつて、伝送ライン２０を
差動的に６動する０第１７図の差動ライントライバ３０
２０に等側力回路が第１８図に示さねている０２つの図
は、送＆端末回路ライントライバが、ライン対２０を槽
成するｆｆｖ　２　ｎ　ａおよび２０ｂ上における入力
信号の襦１理的反転中しかパワを消費しかいことを示す
のに使用できる。

伝送ライン２０の受へ姓は、Ｎ−ＭＯＳ）ランジスタ３
００６および３００７のゲートに結合される。このゲー
トは高大インピーダンスを示し、受＠端に有効に開放回
路を扶供する。

ライン２０の特性インピーダンスＺｏけ普通１００Ωで
ある。トランジスタ対の構造は、１／２ｚｏ　　すなわ
ち５０Ωのドレイン−ソースｎｉｌ抵抗を提供するよう
に選択される０ライントライバ３０２０の送信端回路は
、ラインインピーダンスＺ、　　に引合された１００Ω
のソースインピーダンスを有し、したがって、送＠端に
て終端すると考えられる。この配置の結果は、以下の第
２表に集約される。

第　■　表 送信端端末 ０＜Ｔ＜Ｔ　　　　Ｖ＝−”−；０−＝’２＝２．ｓｖ
　　　　ｖ＝。

ＤＲ＋Ｚｏ　　　２ １＝＝　Ｅ＝Ｅ／２．＝盈＝２５ｍＡ　　Ｉ＝Ｏｒｔ　
　　２ｒ＜ Ｅ　　　　　　　　　　　Ｅ ＴＤ＜１（２ＴＤ　　Ｖ＝７−　＝２−５Ｖ　　　　　
　　　　　２Ｖ＝２Ｘ−＝Ｅ Ｅ　　　　　　　　　　■＝０ １＝丁π＝２５ｍＡ ２ＴＤ＜１＜Ｔｗ　　Ｖ＝　Ｅ　　　　　　　　　　　
Ｖ＝　Ｅ−Ｅ Ｅ＋Ｚ。　　　　　　　Ｉ＝０ ０（１（Ｔｗ　　平均童力消ｇｔ（送・受）＝−×２２
五４Ｗ　　　　　＝１１．７ｍＷ（平均長）５０％受侶 受信の条件下で、送信端（ドライバ３０２０）から送ら
れる信号が受信端（トランシーバ３１１１０）で受信さ
れる一方向のトランジットタイムがＴＤであり、送信信
号が送信゛されてドライバへと反射される往復トリップ
トランジットタイムが２ＴＤであると仮定すると、ｒｔ
Ｊが２Ｔｒ、よシ小さい期間の−１は、伝送ラインは送
信様回路（ドライバ３ｏ２ｏ）ＶＬとって焦限に長いと
思われ、ドライバを圧Ｅの半分をラインに印加せしめる
にすぎない。これは、この期間ｔ〈２ＴＤ　中ドライバ
が見る出力インピーダンスがｚｏであり、ラインインピ
ーダンスＺｏ＝１０００とドライバ３０２０の内部イン
ピーダンス＝１０００の比によシ２：１の減に比が形成
されるためである。かくして、ｔ（２ＴＤのＴｈＮＪ＋
の時点において、ドライバ瞥：圧を５ｖと仮定すると、
ライン２０上の電圧は、第１９図の曲線人に見られるよ
うに、了すなわち２．５ｖである。

２．５ボルトのこの電圧Ｖが時点ｔ　＝　ＴＤにて受信
端（ドライバ３０２０）に達すると、受信端の開放回路
は、第１９図の曲線Ｂに示されるように、■を２　Ｘ　
２すなわち５ボルトに倍化させ、これを送信端に戻す。

受信端からのル射がｔ　＝　２　Ｔｏにて送信端に達す
ると、送信端における伝送ラインｔＦＦ、■は、Ｅ −＋−＝Ｅ、すなわち５ボルトとなり、ｔ＝２ＴＤにて
ラインへの％ｉｆＭおよびパワをＯＫ派する０何故なら
ば、ラインにか＼る電圧差がなければ正流は流れ得す、
そして曲シ人およびＢに示されるように、２ＴＴ）（ｔ
（ＴＶ　　における両端の物、圧は同じであるからであ
る。五２μＢの伝送パルス幅ＴＷより小さい期ｒＬ＋＋
の間、気力消費は、３００フイートのライン長に対して
２五４　ｍＷである。この例において、ライン減衰は小
さく、無視し得る。との結果化ずる同じスリーブ内の間
接する撚られたライン対への洩話は、数ミリボルトであ
るが、これはラインにより計容し得る。ラインけ、Ｏｖ
〜−）５Ｖの論３１！ｌ！傷号で差動的に駆動される。

−き、５ｖｆ）雑廿不感知性を有する。

ライントライバ３０２０は、論理的反転中のみパワを消
費し、そしてこのときに、ドライバは電流を供給してラ
イン２０を充放電することを強ｖｊ。

したい。第１８ドＩに見られるように、ヤｌ務１■！は
、Ｒｔ　、Ｐ　＋　ｓ　Ｚｏ　、Ｒｓ　オヨＵ　Ｎ！　
ヲ牽ｔ　テＭ　％、　Ｋ　流ｈ、Ｚｏ　ＶＣより表わさ
れるラインを充電し、（ｊｊ１方放瞥については、電流
Ｉ鵞が、＋５ＶからＪ　ｓ　Ｐ２、Ｚａ　、Ｒ４および
Ｎ、を細′て接地に流れる。

第１７図において、受信後５（１０）０のＮトランジス
タ３０４０は、撚られたライン対２ｏに接続されたＮト
ランジスタ５００６および３００７間で切り換えられる
電流源を形成する。第１８図において、抵抗Ｒ１〜Ｒ４
は、ドライバ５０２０のトランジスタの浮遊抵抗を表わ
すが、これはラインインヒータンスｚｏに整合する出力
インピーダンスを提供する。

Ｘ、　　２線双方向伝送 第１７〜１９図と関連して肚明した伝送回路においては
、一方向における伝送が１フレーム中に行なわれ、他フ
レームにおいては他方向に打力われる◇以下の代わシの
共体例においては、信号の伝送および受信が、同時に同
じライン対を介して行なわれる。

この２１ｆＩ１式両方向伝送のための回路は、第２０図
に示されておシ、端末ＡＫライントライバ２０５０を端
末Ｂにライントライバ２０５１を含む。端末ＡＦｉ、第
２図のＰＡＢＸを含み、端末Ｂけ第２図の電話機を含む
。またはその逆とがるりライントライバ２０５０の出力
は、Ｐ動抵抗ＲＡ　を介して撚られた線対２０のライン
２０ＡＫ結合される。

ＲＡは、ライン２０のインピーダンスｚ０に整合された
１００Ωのインピーダンスを有する。同様に、端末Ｂの
ライントライバ２０５１は、インピーダンス整合抵ＭＲ
Ｂを介して撚られた務Ｎ２０のライン２０ＡＫ結合され
る。脚対２０の残りの線２０Ｂは１図示のように両端で
接地される。

ライン２０ＡのＡ端末端部は、減算回路２ｏ５２のプラ
ス端子に接続される。減算回路２ｏ５２の１イナス端子
は、接地とティント２４８２０５００Å力端子間に直列
に接続されたＲ１およびＲ８よ〕成る電圧分割回路の中
小から入力電圧　ＶＡ／２が供給される。

同様に、ライン２０ＡのＢ端末端部は、減算回路２０５
３のプラス入力端子２に接続され、マイナス入力端−ｆ
１け、ライントライバ２０５１の入力の入力電圧ＶＢを
半分す方わちＶＢ／２に分色１する抵抗Ｒ３およびＲ４
より成るｔ′電圧分割回路中点に接続される。減算回１
さ２０５２および２ｏ５３の端子３の出力は、端子１お
よび２の入力の？ｔＩ　ｔｄベクトル差でを、るり ライントライバ２０５０の入力は、第２図のＲＡＭ２６
からのビット列のような振幅７人のディジタルパルスの
ビット列とし得、他方受信される信号ＶＢＤ／２は艶２
図の入力ＲＡＭ２４に対する入力ビツト列とし得る。

第２０図の回路は、次の小火を利用する。

ａ）送信および受信信号は、伝送ね２０の各端部に直線
的に加わる。

ｂ）送信成分は、結合信号から貴形成でき、減算して受
信成分を供給することができる。

ドライバ２０５０の出力ＶＡＨ１ＲＡとＺｏが２：１の
減衰を形成するから係抱２だけ減衰される。同様に、２
０の右側のＢ端末からの入力はＶＢ／２である。ｖＢ／
２がＡ　（１１１１Ｋ到着すると、とれは人のドライバ
信号ＶＡ／２　に加わり、伝送ラインＡ側における結合
出力はＶＡ／２＋ＶＲＤ／２となる。こ＼でＶＢＤ／２
け、Ｖ　Ｂ　／　２　　の丹延され減衰されたものであ
る。同様に、伝送ラインのＢ側では、重圧けＶ人Ｄ／２
＋ＶＢ／２　　とガる。こ＼で、ＶＡＤは、ｖ人の遅延
され減放されたものでちる。減算回路２０５５において
ＶＡＤ／２　＋ＶＢ／２からＶ　Ｂ／２　　を減算する
と、所望の受傷信号出力Ｖ　Ａ　Ｄ／　２が得られる。

加算回路２０５２および２０５３ｉｊ、２侶号のアナロ
グ加シを形成するものであるから、直線性でなければな
らない。この沖の加算回路を夾施する１つの方法は、第
２１図に示されている。

第２１図に示されるように、第２０図のｆ！ｊＣＳ回路
２０５２は、出力に入力の角の出力を生ずる高利得差ｔ
’ｌ増幅回路２０５５から栴成し得る０すなわち、端子
１に対する入力＋Ｖ　Ａ　／　２は、１０００Ωの抵抗
を介して増Ｉｌｌ？ｌｌ５２０５５の十端子に接続され
、他方一端子は接地１される。増幅器２０５５の出力は
、１０００Ωの枳、抗Ｒ１２を介して十端子にｍＷされ
、出力端、子に−Ｖ　Ａ　／　２を生ずる。

信号−Ｖ　Ａ　／　２け、端子２の信号ＶＡ／２＋ＶＢ
Ｄ／２とＲ５で加勢されるりＲ５け、Ｒ１４（１０ｋＱ
）よりずっと小さい抵抗（１００Ω）を有し、Ｒ１４Ｆ
ｉＲ１３に等しいから加勢が行なわれる。端子３に生じ
た出力けＶＲＤ／２と力る。

妃２２図は、千衝差帥ドライブ回路゛で両方向伝送を達
成する方法を示している。第２２し１において、撚られ
六紳対２０Ｆｉ、２つの差１ｉ１＋ドライバ２０５０’
および２０５１’により両側で駆（ｊ）される。

各ドライバの出力インピーダンスに、達１正なライン終
端を得るためラインインピーダンスＺ、に等しくなけれ
ばならない。動作は、基本的には第２０図におけると同
様であシ、入力ＶＡまたはＶＢが結合信号から糠ぜられ
る。しかしながら、差１ｒｌ＋動作のため、差を得るの
に異なる方式が採用される。

これは、スイッチＳ１０およびＳ１２によって端子１−
２および３−４間においてコンデンサＣＩ０およびＣ２
０を交互に切り費えることによシ遂行される。例えば、
コンデンサＣ１１’ｌがｇｌｌ−２間に接続されると、
コンデンサは差ライン電、圧で充電される。Ｃ１０が端
子３−４に切り抑えられると、差入力重圧が外子Ａ入力
ＶＡがら漣ぜられ、−ＶＡを生ずる。Ｃ１０が端子３−
４に接続される間、Ｃｌ０ｉｊ差ライン市圧で充電され
ている。

コンデンサは伝送ビット速度の約５倍で切り換えられね
ば々らない。スイッチ８１０および８１２は、好ましく
は、数Ｍｌ（ｚ　の速度で切り換えることができるＭＯ
Ｓ）ランジスタで構成するのがよい。図示しないが、ラ
インの右側で使用されるライン２０のＢ端末側で本、涯
ηのため同じ回路を使用することが意図される。

Ｘ、電話機インターフェース ＰＡＢＸおよび加入者ｖＬ話詰機の連化の論理回路は第
２Ｓ図に示されている。ＶＩＲ（１０）ＶＩＲ１、ＤＩ
Ｒ（１０）ＤＩＲ１として指示されるブロックは、４０
の電話ラインと接続する第５図のボイスおよびデータラ
イン入力ＲＡＭ２４である。同様に、ＶＯＲ（１０）Ｔ
）ＯＲ（１０）ｖＯＲ１およびＤＯＲｌは、これも４０
０電話ラインと接仔、するか、５図１のライン出力ＲＡ
Ｍ２６である。前述のようにＲＡＭ　ＶＩＲ１、ＤＩＲ
１，ＶＯＲ１およびＤＯＲｌの二重バンクが設けられて
おり、１組は、バンクスイッチ（ＢＮＫＳＷ）信号が論
理「１」であるとき付勢され、他の１８１はＢＮＫＳＷ
が論理「０」であるとき付勢される。ＰＡＢＸチップの
内部動作は、１９３の時間スロット（第３Ｂ図参ｊＫ→
）に分割されるが、この時間スロットは、時間パルスＴ
１〜Ｔ１９２およびＦＸＳ（？＝号ビットで付勢される
。ＢＮＫＳＷ＠号がＡＮＤゲー）（１０）およびＧ４で
低電位であると仮定すると、Ｇ２およびＧ３でＢＮＫＳ
Ｗ＝１である。これは、１時間スロット遅延されたＦＳ
Ｘ化号信号−）Ｇ２からレジスタ１をシフトさせるよう
に印加せしめる。

五２３８マイクロ秒の継続時旧ｌのＣＬＫ２パルス（第
３Ｂ図の曲ｉＡ２＃照）により限定される第１のＣＬＫ
２クロック期旧ｊの間、ＲＡＭのどのメモリ位置も選択
されず、すべての４０のラインの出力は、設側により高
状態にある。これは、スタートパルス（第３Ｂ図の曲線
Ｂ）をすべての４０のライン上に出現させる。次の１６
のＣＬＫ２のパルス中、ボイスおよびデータビットが伝
送される◇パルス１８の間、送信信号が許容され、パル
ス１９中、ストップビット（０）が伝送される。ＣＬＫ
２パルス２０の間、ＲＡＭ位置のいずれもアドレスされ
ない。これは送信から受信への切換えのためである。パ
ルス２１０間、を詰機からのスタートパルスが到着して
いるから、ＲＡＭ位置のいずれもアドレスされない。パ
ルス２２０間、シフトレジスタ３の第１の出力は高電位
であシ、第１のボイスビットがＶＩＲＯにｂｔ！込まれ
る。次の１５のパルス中、７つの付加のボイスビットお
よび８データビツトが入力ＲＡＭに書き込まれるっＣＬ
Ｋ２パルス３８の間、信号ＲＡ　Ｍ（ＳＩＲ第５図）が
動作を許容される。

上述のプロセスが起こる間、４０ビツトシフトレジスタ
９け、Ｔ５０パルスにより開始されるＧ３からのイネー
ブル信号に基づいてＴ５１にて「１」の伝搬をｌｉ”ｌ
しており、データの４０の８ビツトワードが　、デコー
ダ５５を介して５ＡＲ５！１．５Ｐ＋）によりｆＩｉｌ
Ｉ御さねるところにしたがッテ、Ｄ　Ｉ　Ｒ１位竹ｙｊ
ｈらＤＯＲＯ位ｖｔ　Ｋ転送サレる。ボイスおよびデー
タは同時にボイス出力ＲＡＭ−ＶＯＲＯおよびデータ出
力ＲＡＭ−Ｔ）ＯＲ［＋から訂ｃみ出されるが、３状態
スイツチＡおよびＢはボイスまたはデータのみをスイッ
チングバスＳＷＢに通過させる。

ＢＮＫＳＷが高１１伯のときは、ボイスおよびデータ人
力／出力ＲＡＭ　Ｏおよび１が交撲される他は同じであ
る。

χ１．　　）ランクインターフェース トランク回路の動作は、第２４図に示されている。ＢＭ
ＫＳＷ化号が高信号にあると、トランク出力ＲＡＭ　Ｉ
）お↓ぴトランク入力ＲＡＭ　ＯがＳＷパス５４と通信
し、トランク出力ＲＡＭ　１およびトランク入力ＲＡＭ
　１はＩ１０モードにある。トランク出力ＲＡＭ　Ｏは
２２ビツトシフトレジスタＳＲ１（ＡＮＤゲート６から
のパルスＲ１４８に′よシ付勢される）Ｋよシアドレス
される。トランク出力ＲＡＭ　ｊおよびトランク入力Ｒ
ＡＭ　１がＩ１０モードにある間、これらはシフトレジ
スタＳＲ４によシアドレスされる。トランク出力ＲＡＭ
１は、並−直列レジスタＳＲ５に８ビツトワードをロー
ドする。これは、ついでＯＲゲー）Ｇ７を介して中央Ｐ
ＡＢＸに泊列にシフトされる。

同時に、直−差動レジスメＳＲ６は、中央２人ＢＸから
情動ビット列を受信し、第８ビット期間中トランク入力
ＲＡＭ　１に１バイトを１＊！込む。ＲＡＭは別個のデ
ータ人力紗およびデータ出力糾を有しなければ力らない
っＢＮＫＳＷ＝Ｏであると、右側のＲＡＭと左側のＲＡ
Ｍ１ｉべ割を変える。

χｍ、　　タイミング 電話加入渚ステーションおよびＰＡＢＸ間のタイミング
設定は、第３Ｂ図に示されている。第３Ｂ図の波形Ａ１
は、上述の１．５４４ＭＨｚ　のクロックパルス（ＣＬ
ＫＩ）を示している。これは、標準Ｔ１）ランククロッ
クパルスから回収される。

このクロックは、１２５ｐｍのフレームに正確に１９３
のパルスを含む。クロックＣＬＫ　１け５で分割され、
ＣＬＫ　２　Ｉ１０クロックパルスを発生する（第３Ｂ
図の波形Ａ２を参照）。これは３８のＣＬＫ２Ｌルスを
もたらす。ｇ％　３Ｂ　ｆ！／：の波形Ｂは、ＰＡＲＸ
ライントライバ送信←の出力におけるビット列を示す。

第３Ｂ図の波形Ｃは、ＶＤＩ算４話機チップにより受歪
される波形を指示する。これは、スタートビット（つね
にｒＩＪ）、８ボイスビツト、８データビツト、信号ビ
ットおよびストップビット（つねに「Ｏｊ）より成る。

ストップビットの目的は、ＭＬ話テライン０に放電し、
次のスタートビットを検出し得るようにすることである
。波形Ｃは、波形Ｂの遅延され反転時間の迦いものであ
る。この図において、遅延はα６４７７μＳであシ、こ
れは、１／２Ｃ（Ｃ＝光速）の伝搬速度に対して３２５
フイートに対応する。波形Ｄｉ−ｊ、（１６４７７μの
追加の遅延をもってＰＡＢＸに到達する反射を示す。Ｐ
ＡＢＸドライバは、反射が戻るやいなやターンオフでき
、終端はもはや必散とされない、波形ＥＦｉ、波形Ｃの
再整形されたものであるつと＼での伽定目、反転時間は
中点の交叉を遅延させても、）Ｖｉｔ　ｔ−を上昇およ
び下降に対して一定であるということである。実際は、
とｈは転換が傾斜の場合のみ箕で、？）るつ他の転位は
時間的に固定の第進を生せしめる。これＵ時間論理回路
で考慮に入れることができろう 波形Ｆは、スタートパルスの到ヤを検出するため、Ｖ　
Ｄ　ｒ　　１６０　（９５５図）の入力をサンプルする
のに使用される。サンプルクロックは、好ましくけ、各
スタートビットに対して１ｏのサンプルを提供する２Ｘ
ｔ５４４Ｍ）（ｚ　のクロックとするのがよい。

サンプルクロックで１０の鍾、枕する１を検出後、ＶＤ
Ｉ駒理回路はこの入力をスタートパルスと見做す０次の
５つのサンプルパルスのＭ、ＰＡＢＸノヒツ）　列にス
トローブのための第１のパルス（波形Ｇ）が発生される
。

１９のストローブパルスの稜、ｖＤＩは送信モードに切
シ換わる。ＶＤＩがら送信するための最初のクロックパ
ル７（波形Ｋ）は、１９番目のストローブの社４つのサ
ンプルパルスのＶ発生する０ＰＡＲＸドライバーのター
ンオフとＶＤＩドライバのターンオン間のｗＦ間ｊｆＪ
ｌ隔で、２つのドライバが決して同時にオンとならない
ことを’８．８ｔｌ・していることに留意されたい。最
悪、の場合は、ＶＤ！ドライバが２サンプル早くターン
オンされる０遅延の場合に起こる。

波形Ｊ、すなわちＶＤＩによりＰＡＢＸに送られるビッ
ト列は、ＰＡＢＸのＣＬＫ２により確実にクロック装入
されるように到着する。波形りおよびＢＨｌＰＡＢＸお
よびＶＤＩチップにおけるライン上の波、形を示す０冬
場合とも信号ビットは０を伴なっておシ、スタートビッ
トをｒＯＪ　−ｒ１Ｊ転換として確認できるように力さ
れていることに注意されたい。

ＸＩＶ、　　局部的信号（発＠）動作 局部的信号ｄ、第２５し１および３Ａを使って説明でき
る。サイクルは、マイクロプロセッサが信号入力ＲＡＭ
（ＳＩＲ）を読むことによシ開始される。マイクロプロ
セッサは、μＰ訃卆りイネーブル信号で５ＴＲ３状態論
理回路２３０を付勢し、読取りスタートパルスをシフト
レジスタＳＲ１に供給して合図を開始し、そして読取り
クロックパルス（ｐ　ＣＬ　Ｋ　）をＳＲ２およびＳＲ
１に供給する。この動作は、フレーム中任意の時間スロ
ットで起こることを許容される。

１イクロプロセツサ４８は、書込みスタート信号をＳＲ
２に送って合図を開始し、μＰクロック信号をシフトレ
ジスタに送ってこれを付勢することによシ計、取シ曲後
にＳＯＲへの書込みを開始させることができる。合図Ｕ
ＳＯＲシフトレジスタＳＲ２を出た後、フリップフロッ
プＦＦ　１をセットする。ＦＦ１は、Ｓ　ＯＲＩ　／　
ＯレジスタＳＲ３に合図を供給するが、これは、信号出
力ＲＡＭ（ＳＯＲ）から信号の伝送を開始させる。伝送
は、ＦＦ　１がセットされ、六面後フレームのフレーム
でスタートする。

フレームのスタートで、送信機（ドライバＴ）は、フリ
ップフロップＦＦ　２をセットするタイミングパルスＴ
１でターンオンされる。第１ビツト要素の伝送時間中、
メモリ位動′のいずれも選択され々い。メモリ付価が選
択さねないと、出力は高電位となシ（設計プロトコルに
より）、スタートビットを「１」とする。

ビット要素１８中、ライン人がＳＯＲから伝送を始シ１
する。フレームの発生中、ＳＯＲＩ１０レジスタＳＲ３
の第１段階は高電位である。これは、ラインＡ上の高電
位と組み合わされて、ＳＯＲの第１ビツトを出力する。

これはつねに「０」である。フレームの発生前、ＳＯＲ
は選択されないことに情意されたい。したがって、ＳＯ
Ｒの出力は一連の１である。ピッ）ｉ索１ｅ中における
「０」の出現は、寛話榛のＶＤＩチップに、信号メツセ
ージが続くことを意味する。また、ＳＯＲＩ１０レジス
タ段階１の出力はＦＦ１をリセットすることにも注意さ
れたい。これは、１よシ多い合図がＳＲ２レジスタに入
るのを防ぐ。

ビット要素１９中、ラインＣが２．１のＳＯＲ位置を読
む。これは、ストップビット（論理０）を伝送させる。

ビット要素５Ｂ中、ラインＢが高電位となるが、ＳＩＲ
け選択されない。これけ５ＩＲ１１０レジスタに合■１
が々いからである。これはフレームの終了である。

次のフレーム中、ＳＣＲＩ１０レジスタ内の合図が右に
進むり外［６１時ｊ−序の事象が反ゆされる。

これは９信号ビットの間反合される。合図は、フレーム
９中ＳＩＲＩ１０レジスタ（段階１出力）に通される。

かくして、ラインＢがフレーム１０中に高電位に移行す
ると、第１のＳＩＲ位置が書き込まれる。ＶＤＩチップ
は、フレーム１中、信号がフレーム１０でスタートする
ＰＡＢＸに送出され、それが卑偶のため９フレームに与
えられねばならないことを報知されることに注意された
い。

ＶＤＩからの信号伝送は、フレーム１７によシ完了する
。かくして、マイクロプロセッサ４８ｉｉ、情報を読む
ため１７フレーム待つこともできるし、その予定された
＆取り／書込みサイクル中、５０ｍ５後にそれに戻るこ
ともできる。

ＸＶ、　　Ｓ人Ｒ更新 ソースアドレスＲＡＭ（ＳＡＲ）に対するｖＩ増りおよ
び書込みは、即、２６図を仲って目；？明できる。

ＳＡＲの読取りに、クロックパルスＴ１〜Ｔ１９２によ
り切り排見られる１９２ビツトシフトレジスタ８Ｒ１９
２で遂行される０膨込みは、如何なる選択をなすことも
辿常抑止される詐込みデコーダ１ｔａｎで行なわれる。

デコーダ１９００［、マイクロプロセッサ４８から癖込
みパルスを得るときのみ１ワードを選択する。ＳＡＲに
対しては、別個の読取り殻、書込線データ入力細および
データ出力線があるから、マイクロプロセッサ４８は、
隻込みパルスが提供される時点に隻込みを行なうことが
できる。マイクロプロセッサバス９０のロードを防ぐた
め、アドレスバッファおよびデータバッファ１９０２お
よび１９０４が設けられている。マイクロプロセッサ４
８は任意の時点に簀込みを行なうことができるが、その
書込みパルスは、所与の時間スロツ）Ｋ対して固定の時
間関係を有していよう。

ＳＡＲの内容がＳＡＲレジスタ５Ｒ１９！Ｓに転するた
め種々のアドレスデコーダＫ（ｔｌ給される。

ＳＡＲレジスタ５Ｒ１９２の使用は２つの目的を有する
。

１、ＳＡＲのｉ５？増りおよびＳＡＲへの入力の設定の
六め、６４８　ｎｓの時間スロットを許容することによ
りタイミングのオ髪性を詠する。

２　全６４８　ｎｓのｒ１ｐアドレスをアドレスレコー
ダに印加せしめる。これは、バス、デコーダおよびメモ
リのａをりの遅延により必シとされる。

ＦＳＸｍ号と１９２ビツトシフトレジスタ５Ｒ１９２と
はまた、チップのすべての動作を１１ｒＩＩ御するため
全時間スロットパルス（７１〜ＴＩ？２）を供給する。

時間スロットの割当ては、遂行される種々の内部動作に
対して第２７図に示されているＯ Ｗ、　データサブチャンネル 各データ端末とＰＡＢＸチップ間の結合は、端末速度に
拘シな（６４Ｋｂ／ｇ　　である。しかしながら、トラ
ンクを関して送・受傷を行危う場合、低速度の端末はト
ランクフルチャンネルの１／８を占める。ｔｓ４４ＭＨ
ｚのトランクは、下記のチャンネル割洒てをもつ２４０
チヤンネルより成る。チャンネル１および２は、８Ｋｂ
／ｓ　以下の端末ＫＮして１６の８Ｋｂ／ｓ　　のサブ
チャンネルにＩｆ４ｈ分害１１される。チャンネル３〜
２３は、ボイスおよび高速度データ端末（８〜６４Ｋｂ
／ｓ）間で共有される。チャンネル２４は信号に利用さ
れる。

高速度データ端端末の場合、データメツセージは、電話
機ボイス／データ集積（ＶＤｒ）チップで組み立てられ
、単位フレーム当シ１バイトの速度でＰＡＢＸチップに
伝送される。より低速度の端末に対しては、同様のメツ
セージが形成され、単位ビット当！ｌ１１ビットで伝送
され、そして残りの７ビツトは伝送ビットと同じ論理値
を有する。

データ端末ビット速度とラインビット速度間の非一体的
関係により引き起こされる困ル性は、通信のプロトコル
によシ調節される。メツセージが伝送されないとき、低
速度および高速度端末に対して全８ビツトが「１」とさ
れる。前述のように、メツセージのスタートは、受信Ｖ
ＤＩチップにおいて全「１」から全ｒＯＪへの転換にょ
シ確統される。

′メツセージは、メツセージとして確認されることなく
ＰＡＢＸチップにおいて切シ換えられる。

メッセージフォーマットケ、スタートハツト（すべてｒ
ｏｂ）、伝送されたバイト数の指示およびデータ情報を
含む。

以上、本発明を好ましい具体例について図示説明したが
、本発明は上述の論述から明らかなようにら々の方法で
変更できる。

第１図は本発明のディジタル変換システムの全ブロック
図、第２図は本発明の局部ＰＡＢＸチップ１０の評細ブ
ロック図、第３Ａ図および第５Ｂ図は本発明のディジタ
ル交換システムの時間図、第４図は本発明にしたがって
伝送されるデータに対するワードフォーマット図、第５
１％１ｉｔＰ人ＢＸシステムの簡単化されたブロック図
、第６図は（龜）トランクからラインへ、（ｂ）ライン
からトランクへおよびラインからＰＡＢＸ区域内のライ
ンへの切物えおよび通信のための時間割当てを示す糾・
図、第７図は局部ＰＡＢＸおよびトランクと中央Ｐ　Ａ
　Ｂ　Ｘｊ！１オたは電話会社間のインターフェースの
簡単化されたブロック図、第８図は明細を中に示される
例におけるソースアドレスＲＡＭの内容を示す図、第９
図は従来形式のＴＤＭマルチプレクサの簡単化されたブ
ロック図、第１０図は従来形式のダイナミックＭＯ３Ｒ
ＡＭ％構の軌路線図、第１１図は本発明に依る多重化の
ための直交ＲＡＭ様格を示す線図、第１２囚は並−情動
転換に利用される白文ＲＡＭの軌路線図、第１３図は多
重化中における第１２図のメモリおよびシフトレジスタ
の内容を示す図、第１４図は、多重化における直−並列
変換に利用される本発明の偵交ＲＡＭのブロック図、第
１５図は多重化解除中における第１４図のメモリおよび
シフトレジスタの内容を示す図、第１６図は本発明の直
交ＲＡＭの通信リンクとしての使用を示すブロック図、
第１７図一本発明のローパワライントライバの鞄図、第
１８図は第１７！７Ｊに示される回路の等側回路の回路
し１、第１９図Ｆｊか１７図１および第１８図の伝送線
に沿って伝搬される←々の叫声における波形を示す時間
図、２．２０　Ｉ９＋は本発明に伊る２方向伝送回路の
Ｉｆｆ略紛図、第２１図は第２０図に利用される泳算回
路の概略却図、第２２図は本発明の差ｖＩドライバを偏
える２方向交彷Ｘシステムの楯、略紗図、第２３図は本
発明の入力／出力ＲＡＭ回路のブロック図、第２４図は
トランクＲＡＭ回路のブロック図、第２５図は本発明の
ＰＡＢＸ内における局部信号のために使用される回路の
ブロック図、第２６図はソースアドレスレジスタの更新
を例示する物図、第２７図は本発明のディジタル交換シ
ステムの時間スロットの割当てを例示する線図である。

１〜８ニドランクライン ９　：コンピュータ １０．１４　：　ＰＡＢＸチップ １６．１８：電話様／データ端末 ２０：伝送ライン対 ２２：トランシーバ ２４：入力ＲＡＭボイス／データメモリ装飲２６：出力
ＲＡＭボイス／データメモリ装置２８：サブチャンネル
多聾゛化／多重化解除ユニット ３０ニドランクＩ１０ユニツト ３２．３６：クロック回収・フレーミングユニット ３４：コンピュータＩ１０ユニット ４０ニスイツチング制御装誼 ４４：信号トランクコンピュータ ４６：局部信号ＲＡＭ ４８：マイクロプロセッサ ５０ニブログラムＲＡＭ／ＲＯＭ ５２：クロック論理回路 ７ｃ′／’ｇ、　１ Ｆｉｇ、　８ ＳＡＲべ、１ Ｒｇ、　９ 具 −０）　　の９；　＝　−ｃｃｔ。

Claims (12)

【特許請求の範囲】
1. （１）Ｎの電話／データ加入者間において、Ｎの伝送ラ
   インを介して、各々Ｍビット長のＮワードの並列逐次信
   号の時分割多重ディジタル通信を行なうためのディジタ
   ル交換システムにおいて、（ａ）Ｎの加入者からの各々
   Ｍビット長のＮワードを記憶するためのＮ列・Ｍ行のメ
   モリを有する第１のメモリ装置アレイと、 （ｂ）Ｍの線により該第１アレイに接続されていて、前
   記メモリの内容から各々Ｍビット長のＮワードの時分割
   多重化直列ディジタルビット列を供給するための並−直
   列変換手段と、（ｃ）該並−直列手段に接続された伝送
   ラインと、（ｄ）伝送ラインからの直列ディジタルビッ
   ト列を累積し、Ｍの並列線上にＮワードの出力を供給す
   る直−並列変換手段と、 （ｅ）前記直−並列変換手段の前記Ｍの線に接続されて
   、前記Ｎワードを受信し、かつ各々Ｍビット長のＮワー
   ドのＭ行で該Ｎワードを記憶するためのＮ列・Ｍ行のメ
   モリを有する第２のメモリ装置アレイと、 （ｆ）各々Ｍビット長のＮワードを、前記伝送ラインを
   介してＮの電話／データ加入者に結合するための結合手
   段と を備えるデイジタル交換システム。
2. （２）各メモリ装置が２方向においてアドレス可能なメ
   モリ手段を含む特許請求の範囲第１項記載の交換システ
   ム。
3. （３）各メモリ装置が、１対の第１および第２のトラン
   ジスタスイッチに接続されたメモリ要素を有しており、
   該スイッチが別個にその動作を可能化されて、各メモリ
   要素に記憶されるビットが、第１トランジスタの動作を
   可能化することによって第１の線上でメモリに書き込ま
   れ、第２トランジスタの動作を可能化することにより第
   ２のライン上で読み出され得るようになされた特許請求
   の範囲第１項記載の交換システム。
4. （４）Ｎ＞Ｍである特許請求の範囲第１項記載の交換シ
   ステム。
5. （５）Ｎの電話／データ加入者間において、Ｎの伝送ラ
   インを介して、各々Ｍビット長のＮワードより成りかつ
   各Ｎワードと関連する追加の信号ビットを有する並列逐
   次信号の時分割多重化ディジタル通信および切換えを行
   なう構内自動交換機において、 （ａ）各々Ｍビット長のＮワードをＮの線からＮ列・Ｍ
   行のメモリに読み込むための、Ｎ列およびＭ行のメモリ
   を有する入力メモリ装置アレイと、 （ｂ）Ｎ列、Ｍ行のメモリを有する出力メモリ装置アレ
   イと、 （ｃ）各信号ビットが順次書き込まれるＮ列・Ｍ行のメ
   モリを有する信号メモリ装置アレイと、（ｄ）ソースメ
   モリ装置アレイと、 （ｅ）信号ビットから信号ビットが来た加入者ソースア
   ドレスを決定して、そのソースアドレス情報を前記ソー
   スアレイに記憶し、前記 入力アレイの内容を、前記ソースアレイのソースアドレ
   ス情報により決定される順序で前記出力アレイに読み込
   ませるコンピュータ手段と を備える構内自動交換機。
6. （６）出力アレイが、Ｎの伝送ラインを介してＮの電話
   ／データ加入者に伝送のため、ＭワードＮビット長で読
   み出される特許請求の範囲第５項記載の交換機。
7. （７）各メモリ装置が２方向においてアドレス可能なメ
   モリ手段を含む特許請求の範囲第５項記載の交換機。
8. （８）各メモリ手段が、１対の第１および第２のトラン
   ジスタスイッチに接続されており、各トランジスタスイ
   ッチが、第１のトランジスタスイッチの動作を可能化す
   ることによりアレイの第１の１組の線上への書込みを許
   容しかつ第２トランジスタスイッチの動作を可能化する
   ことによりアレイの第２の１組のライン上における読出
   しを可能にするように、別個にその動作を可能化され得
   る特許請求の範囲第７項記載の交換機。
9. （９）Ｎの電話／データ加入者間において、各々Ｚの特
   性インピーダンスを有する伝送ラインを形成するＮ対の
   導線を介して、各々Ｍビット長のＮワードの並列逐次信
   号の時分割多重ディジタル通信を行ない、各加入者に送
   信機および受信機が設けられていて前記導線対に結合さ
   れるディジタル交換システムにおいて、 （ａ）Ｎの加入者から各々Ｍビット長のＮワードを記憶
   するためのＮ列・Ｍ行のメモリを有する第１のメモリ装
   置アレイと、 （ｂ）Ｍの線により前記第１アレイに接続されており、
   前記メモリの内容から各々Ｍビット長のＮワードの時分
   割多重化直列ディジタルビット列を供給するための並−
   直列変換手段とを備え、 （ｅ）前記送信機が、その入力側において前記並−直列
   変換手段に接続され、その出力側が前記導線対に接続さ
   れ、 （ｄ）前記受信機が、その入力側において前記導線対に
   接続され、その出力側が直−並列変換手段に接続されて
   いて、前記伝送ラインからの直列ディジタルビットを累
   積して、Ｍの並列線上にＮワードの出力を供給し、 そしてさらに、 （ｅ）前記直−並列変換手段の前記Ｍの線に接続されて
   前記Ｎワードを受信し、該Ｎワードを各々Ｍビット長の
   ＮワードのＭ行で記憶するためのＮ列、Ｍ行のメモリを
   有する第２のメモリ装置アレイと、 （ｆ）前記伝送ラインを介してＮの電話／データ加入者
   に各々Ｍビット長のＮワードを結合する結合手段と を備え、 （ｇ）前記送信機のソースインピーダンスが、前記特性
   インピーダンスに整合され、前記受信機の入力インピー
   ダンスが、受信信号に対して実効的短絡を示すように十
   分高く設定されている ことを特徴とするディジタル交換システム。
10. （１０）信号が論理的転換を受ける電圧パルスであり、
    電力がかゝる転換中しか消費されない特許請求の範囲第
    ９項記載のディジタル交換システム。
11. （１１）送信機が、前記導線間に接続された差動ドライ
    バより成る特許請求の範囲第９項記載のディジタル交換
    システム。
12. （１２）Ｎの電話／データ加入者間において、第１およ
    び第２の線のＮの伝送ラインを介して、各々Ｍビット長
    のＮワードの電圧パルスより成りかつ各Ｎワードと関連
    して追加の信号ビットを含む並列逐次信号の時分割多重
    化ディジタル通信および切換えを反対方向に同時に行な
    う構内自動交換通信システムにおいて、 （ａ）各々Ｍビット長のＮワードをＮのラインからＮ列
    ・Ｍ行のメモリに読み込むための、Ｎ列・Ｍ行のメモリ
    を有する入力メモリ装置アレイと、 （ｂ）Ｎ列・Ｍ行のメモリを有する出力メモリ装置アレ
    イと、 （ｃ）各信号ビットが逐次書き込まれるＮ列・Ｍ行のメ
    モリを有する信号メモリ装置アレイと、（ｄ）ソースメ
    モリ装置アレイと、 （ｅ）信号ビットから加入者受端アドレスを決定してこ
    のソースアドレス情報を前記ソースアレイに記憶し、前
    記入力アレイの内容を、前記ソースアレイのソースアド
    レス情報により決定される順序で前記出力アレイ中に読
    み込ませるコンピュータ手段と、 （ｆ）第１の送信機により、各々Ｍビット長のＮワード
    を前記交換機に伝送するための第２の送信機を各々有す
    るＮの電話／データ加入者にＮの伝送ラインを介して伝
    送するため、出力アレイをＮビット長のＭワードで読み
    出すための読出し手段と を含み、 （ｉ）交換機の第１送信機が前記線の第１の線上に第１
    の電圧を発生し、 （ｉｉ）加入者の送信機が前記線の第１の線上に第２の
    電圧を発生し、 （ｉｉｉ）前記線の第２の線が各端部で接地され、（ｉ
    ｖ）前記２本の線のインピーダンスに整合するインピー
    ダンス整合抵抗が、前記各送信 機と前記第１の線間に接続され、 （ｖ）加入者から交換機に向う方向において第１の線上
    を伝搬する信号から前記第１電圧 に比例した信号を直線的に減じて、第２電 圧の遅延・減衰された電圧に比例する差信 号を出力に生ずるため、交換機に第１減算 回路が設けられ、 （ｖｉ）交換機から加入者に向う方向において第１の線
    上を伝搬する信号から前記第２の電 圧に比例した信号を直線的に減じて、前記 第１電圧の遅延・減衰された電圧に比例す る差信号を出力に発生するため、加入者に 第２の減算回路が設けられている ことを特徴とする構内自動交換通信システム。