JPS61163392A - 電子楽器用電子回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子楽器用電子回路に関り、特に、楽音データ
を、ＲＡＭとローパスフィルター等の信号処理手段から
成るループ回路により発生させるシステムのＲＡＭのア
ドレス制御に関する。

〔発明の概要〕

本発明は電子楽器用電子回路に関り、特に、楽音データ
を、ＲＡＭとローパスフィルター等の信号処理手段から
成るループ回路により発生させるシステムのＲＡＭのア
ドレス制御に関する。

アドレスカウンタ１００を１系列のみ有し、このアドレ
スカウンタ１００の出力値に所定の値を加、あるいは減
算することにより第２のアドレス信号を生成し、この２
つのアドレスデータによりリードとライトのアドレス補
正をしようとするものである。ＲＡＭのアドレスカウン
タを１系統のみ持ち、かつ、複雑な信号処理回路のパイ
プライン処理遅延を簡単な減算器な用いることにより正
確にタイミング補正できる効果がある。

〔従来の技術〕

従来、ＲＡＭとローパスフィルター等の信号処理手段か
ら成るループ回路により、所定の楽音信号を得るという
方法は第２図に示すような構成であった。所定のクロッ
クパルスＯＬＫがアドレスカウンタ２１をカウントアツ
プさせる。アドレスカウンタ２１はＲＡＭ２２をアクセ
スし、ＲＡＭ２２の出力はローパスフィルタ（Ｌ−Ｐ−
ＩＦで図示ｔ６　）　２　ｓの入力端へ、ローパスフィ
ルタ２３の出力はＲＡＭ２２の入力端へそれぞれ接続さ
れている。そして楽音信号（ＯＵＴで図示）はローパス
フィルター２３の出力端より得るというものである。こ
の方式の楽音発生は、まず、初期にＲＡＭ２２のデータ
部に、高調波の多く含まれた楽音信号（例えばノイズ）
をセットしておき、所定のクロックパルスでその楽音信
号を読み出して、ローパスフィルタ２５を通過させて高
調波成分を除去し、再びＲＡＭ２２に書き込んで、さら
にまた読み出して信号処理するという原理である。この
楽音信号ループ方式は、弦楽器等の楽音を発生させるの
に好適である。つまり、楽音のアタック部分では高ル１
１波の非常に多い信号が、ループ回路を何回も循環する
ことにより、除々に高調波がなくなっていくという、自
然楽器そのままの楽音を模擬しているからである。

〔発明が解決しようとする問題点〕

しかし、第２図に示すような構成では、ＲＡＭ２２から
読み出されたデータは、何らの遅延なくローパスフィル
ター２３を通過し、かつ読み出された時と同じタイミン
グでＲＡＭ２２に再び書き込まれなくてはならない。と
ころが、ローパスフィルタ２５の内部には乗算回路等の
デジタル信号処理回路で構成され、入力と出力に遅延時
間が発生することが一般的である。つまり、乗算回路等
の大規模システムはパイプライン処理方式を採用しなけ
ればならない。このパイプライン処理方式は、所定のク
ロック毎に、乗算の算術部分和を順番に求めていくとい
うやり方であり、１種類の乗算を終えるのに数クロック
分の遅延時間が発生する。

したがって、このままではＲＡＭ２２の読み出しタイミ
ングと書き込みタイミングが時間的に一致せず、正常な
動作をしない。

第５図は、この遅延時間を補正するため、ＲＡＭ２２の
アドレスを、リードカウンタ３１とライトカウンタ３２
により切り換えてアクセスするという方式である。この
場合は、リードカウンタ３１の値とライトカウンタ３２
の値をローパスフィルタ２３の遅延時間分だけずらせて
、リードするアドレスとライトするアドレスを外部から
見て等価なものとして処理する方法である。この第３図
の方法によれば、四−パスフィルター２３の遅延時間を
ＲＡＭ２２のリードとライトのアドレス切換えをするこ
とにより補正できるが、アドレスカウンタとして、リー
ドアドレスカウンタ５１とライトアドレスカウンタ３２
の２系列を有しなければならず、不経済である。

そこで本発明は従来のこのような欠点を解決するため、
ＲＡＭ２２のアドレスを発生するアドレスカウンタを１
系列のみ有し、ローパスフィルター２３の遅延を１系列
のアドレスカウンタの出力データに基づいて補正しよう
とするものである。

〔問題点を解決するための手段〕 上記問題点を解決するために本発明は、第１図に示すよ
うに、アドレスカウンタ１００を１系列のみ有し、この
アドレスカウンタ１００の出力値に所定の値を加算、あ
るいは減算することにより第２のアドレ信号を生成し、
この２つのアドレスデータによりリードとライトのアド
レス補正をしようとするものである。

〔実施例〕

以下にこの　発明の実施例を図面に基づいて説明する。

第１図は本発明の実施例のブロック図である。

アドレスカウンタ１００は所定のクロックパルス（以下
、ＯＬＫと略す）が入力されており、アドレスカウンタ
１００の出力（図ではαで示す）は、減算回路１０１の
一方の入力端と切換回路１０２の一方の入力端へそれぞ
れ接続される。減算回路１０１の他の一方の入力端へは
、ｚ＝５で示す一定の値が入力されている。この、ｒ＝
５は、ループ回路の中で遅れる遅延時間をパルス数とし
て表現したもので、遅延時間＝５というものである減算
回路１０１の出力（図ではｂで示す）は切換回路１０２
の他の一方の入力端へ接続され、切換回路１０２の出力
（図ではＣで示す）はＲＡＭ１０３のアドレス入力端へ
接続される。

ＲＡＭ１０３のライトパルス（図ではＷＲで示す）はφ
２信号が入力され、ＲＡＭ１０５の出力はラッチ回路１
０４の入力端へ、ラッチ回路１０４の出力（図ではｄで
示す）はラッチ回路１０５の入力端へ、ラッチ回路１０
５の出力（図ではｅで示す）はローパスフィルター１０
６の入力端へそれぞれ接続される。

ローパスフィルタ１０６は、乗算器１０６αと１０６６
、遅延素子１０６ｃ（図ではＤで示す）、加算回路１０
６ｄから成り、デジタル信号の信号処理として動作する
。乗算器１０６αと１０６ｂにはそれぞれ人定数、Ｂ定
数という、ローパスフィルターのフィルター特性を設定
するパラメータが与えられている。乗算器１０６αと１
０６ｈはそれぞれ、１６ビツト×１６ビツト程度の規模
であり、この程度の乗算器は入力に対して遅れなしの出
力を期待することはまず無理である。そのため、乗算器
１０６αと１０６ｂをパイプライン処理するという手法
がとられる。このパイプライン処理という方式はデジタ
ル信号処理技術等で既に公知であるため詳細な説明はし
ないが、一定のクロックパルスに基づいて乗算の各部分
和を順番に算出して求めるというやり方である。当然な
がら、乗算の結果を求めるためには数クロック必要とし
、出力は入力に対してかなり遅延したものとなる。

また、ローパスフィルター１０６自体がデジタル信号処
理技術で既に公知であるため詳細な説明は避ける。

ローパスフィルター１０６の出力はＲＡＭ１０５の入力
端へ接続され、かつ０ＵＴ（ｌｉｌ示する）として楽音
信号出力として得られる。

以上のような構成で、信号αをＲＡＭ１０５のリードア
ドレス用データ、信号すをＲＡＭ１０３のライトアドレ
ス用データとして利用する。そして、ＲＡＭ１０３のデ
ータの出力されるタイミングと入力されるタイミングの
ずれ量がクロックパルス５個分だと仮定して減算回路１
０１の入力（ｘ＝５）を決定する。

次に、第１図の動作タイミングを第４図のタイミング図
により説明する。第４図は、第１図の各部の信号線をタ
イミングに応じて表現したものであり、第１図のシステ
ムはすべてクロックパルスＯＬＫで同期して動作する。

信号αはアドレスカウンタ１００の出力であり、クロッ
クパルスＯＬＫ毎にカウントアツプされ、信号すは信号
αより常に５だけ小さい値をとる。信号αをリードアド
レスとし、信号すをライトアドレスとした時、信号Ｃは
第４図に示すように、クロックパルスＯＬＫの前半でリ
ードアドレスを、後半でライトアドレスを表わす。

第４図のパルスφ１はリード用パルス、φ２はライト用
パルスとして使用すれば、まず、リードアドレス９のタ
イミングでＲＡＭ１０５の楽音データを読み出し、ラッ
チ回路１０４ヘラツチする。９４図の信号ｄのタイミン
グでこれを示す。ラッチ回路１０５の出力を信号ｅのタ
イミングで示す。ラッチ回路１０５の出力はパイプライ
ン式のローパスフィルター１０６により５パルス分の遅
延がかかり、ＯＵＴとして出力される。このＯＵＴ信号
の出力タイミングはＲＡＭ１０３の出力に対して５．５
パルス分遅れており、このＯＵ’ｌ’をそのままＲＡＭ
１０３へ書き込む時には、ＲＡＭ１０３の書き込みアド
レスを変更しなければならない。すなわち、リードアド
レスが９番地であれば、ライトアドレスも９番地でなけ
ればならない。

ＯＵＴ信号が得られるタイミングでは、ＲＡＭ１０５の
ライトアドレスの値が、１４−５＝９となっており、正
確にリードとライトのアドレス一致が行える。第４図で
は、リードアドレス９番地のデータ処理タイミングだけ
を記述しているが、ＲＡＭ１０３はクロックパルスＣＬ
Ｋ毎に順に読み出すれ、ローパスフィルター１０６等の
信号処理系はやはりクロックパルスＣＬＫ毎にパイプラ
イン処理しており、結果的にＯＵＴはクロックパルスＯ
ＬＫ毎に順番に出力される。

以上がパイプライン処理される楽音信号の一実施例であ
る。

本実施例では、ループ接続される信号処理系にローパス
フィルターのみを示したが、このループ内にオールパス
フィルター（信号の位相のみを制御する）や、デジタル
的な減衰器等のその他の信号処理系の回路を直列に挿入
してもよい。そのほうが、よりきめ細かい楽音制御が可
能である。

また、実施例ではローパスフィルターのみの遅延を示し
て説明したが、その他に複数の信号処理系の回路が挿入
される場合には、ループ内すべての遅延時間をあらかじ
め算出して、その合計遅延時間分だけ、減算回路１０１
の出力値を補正すればよい。

〔発明の効果〕

本発明は以上説明したように、ＲＡＭのアドレスカウン
タを１系統のみ持ち、かつ、複雑な信号処理回路のパイ
プライン処理遅延を簡単な減算器を用いることにより正
確にタイミング補正できる効果がある。また、減算器は
フルアダーを応用して簡単に実現できる。

【図面の簡単な説明】

第１図はこの発明にかかる楽音信号発生のブロック図、
第２図と第３図は従来の楽音信号発生のブロック図、第
４図は第１図における各部タイミング図である。 ２１・・・・・・・・・アドレスカウンタ２２・・・・
・・・・・ＲＡＭ ２３・・・・・・・・・ローパスフィルタ３１・・・・
・・・・・リードアドレスカウンタ５２・・・・・・・
・・ライトアドレスカウンタ３３・・・・・・・・・切
換回路 １００・・・・・・アドレスカウンタ １０１・・・・・・減算器 １０２・・・・・・切換回路 １０３・・・・・・ＲＡＭ １０４．１０５・・・・・・ラッチ回路１０６・・・・
・・ローパスフィルタ 以　　上

Claims (2)

【特許請求の範囲】
1. （１）少なくとも一定のクロックパルスでカウントアッ
   プする１個のアドレスカウンタと、該アドレスカウンタ
   の出力に応じてアクセスされるランダムアクセスメモリ
   （以下、ＲＡＭ）と、パイプライン構成のデジタルロー
   パスフィルタから成り、前記ＲＡＭより読み出されたデ
   ジタルデータが、前記デジタルローパスフィルターの入
   力端へ接続され、該デジタルローパスフィルターの出力
   が前記ＲＡＭへ書き込まれるようなループ接続をとり、
   該ループ接続の所定の位置から楽音信号を得る電子楽器
   用電子回路において、前記デジタルローパスフィルター
   のパイプライン処理等に要する遅延時間をｘとした時、
   前記ＲＡＭの読み出しアドレスと書き込みアドレスの値
   をｘだけ異ならせることにより、ループ回路のハードウ
   エア上の遅延時間を補正することを特徴とする電子楽器
   用電子回路。
2. （２）前記アドレスカウンタは第１のアドレスデータを
   生成し、該第１のアドレスデータに前記ｘを加算、ある
   いは減算することにより第２のアドレスデータを生成し
   、第１のアドレスデータと第２のアドレスデータを前記
   ＲＡＭのリードアドレス用ライトアドレス用に使い分け
   、かつリードアドレスとライトアドレスを交互に前記Ｒ
   ＡＭに印加することにより、前記ＲＡＭを時分割アクセ
   スすることを特徴とする特許請求の範囲第１項の電子楽
   器用電子回路。