JPS61165672A - 自動試験装置に適するデバイス配向試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデバイスの向きを試験する方法、特に自動試験
装置（ＡＴＥ）に適する方法に係るものである。

相互接続されるデバイスは、回路基板によって機能的回
路に組立てられることが多い。多くの回路基板は集積回
路のみを、或はディスクリート成分と共に集積回路を担
持している。組立てられた基板を試験するための機能試
験を遂行する、即ち基板に電力を印加し、既知の入力信
号を基板の入力ボートに印加し、そして基板の出力ポー
トにおいて信号を検査してそれらが予期されるものであ
るか否かを見ることが可能である。欠陥基板を排除する
ことはできるが、試験結果を解析してその基板を修理で
きるように基板の欠陥を診断することが困難であること
は明白である。従って、多くの応用、特に１動化或は半
自動化生産ラインにおいては、成分レベル試験が好まれ
、多分成分が検査された後に機能試験が行われる。

印刷回路基板（ＰＣＢ）は、回路を機能させるのに必要
なデバイス間の相互接続パターンを確立するトラックを
担持している。即ち、どの特定デバイス接続からでも他
のデバイス接続への通路が存在している。このような相
互接続を当業界では回路網と呼んでいる。典型的には、
印刷回路基板は複数の回路網からなっている。デバイス
を試験する際、基板上の若干の、或は全ての回路網にベ
ッド　オプ　ネイル装置によって接触が行われる。

ＰＣＢ）ラックに接触せしめられる細長いピン（ネイル
）からなるこの装置は当業者には公知であり、これ以上
の説明は省略する。若干のネイルに信号を印加し、他の
ネイルにおいて測定を行うことによってデバイスの試験
を遂行することができる。ある場合には破壊的な相互作
用を防ぐためにネイルにガード信号を印加する必要があ
るが、これは全て当業界では公知であり、多くのこのよ
うな自動試験装置は成功裏に動作している。この装置は
、欠陥デバイスの交換及びその他の欠陥基板の回収に多
くの生産ラインに経済的に実現可能である。

特に厄介な基板欠陥は、集積デバイスを誤った向きに基
板に挿入した時である。これは、同数の等間隔の接続ピ
ンが平行な列に配列されているありふれたデュアル・イ
ン・ライン（Ｄ　Ｉ　Ｌ）パンケージのように、多くの
集積回路パッケージが対称であることから容易に起り得
ることである。向きを誤ったデバイスでは、デバイス入
力が予定した出力に、また出力が予定した入力の所に位
置することが屡々である。このようなデバイスは当然デ
バイス試験を通ることはない。このデバイスは、あるデ
バイスに付属する回路網への接続を有する他のデバイス
の性能をも破壊するので、典型的にはＡＴＥはそのデバ
イス自体に加えてこれらの回路網に接続されている一群
のデバイスを動作不良ならしめることになる。その結果
、単一のデバイスの向きを変えさえすればよいものを、
幾つかの良品デバイスを不必要に交換するようになる。

不経済ではあるが、先行技術ＡＴＥが少なくとも欠陥基
板を回収可能であったことは明白である。

不幸にも、デバイスの向きの誤り及び入力と出力との交
叉接続は、高インピーダンスが期待される回路ノードに
低インピーダンスが現われるようになることが極めて多
い。デバイスに給電し、デバイスの試験を行う場合、出
力は低インピーダンスを駆動し、デバイスはその電気的
許容度を越える状態になる。従って全てのデバイス及び
機能試験を通過した修理済基板でも潜在的に欠陥のまま
であり、低い信頼性を呈することになる。

試験前には存在しなかった欠陥を基板に誘発しかねない
ことは、明らかにＡＴＥの重大な欠点である。

集積回路は、典型的に電力入力ピンと、デバイスの入力
及び出力を構成している複数の活動ピンからなっている
。デバイスは半導体材料のサブストレート上に形成され
ており、このサブストレートは通常はデバイスの電力入
力ピンに接続されている。

典型的に半導体プロセスによれば、活動ピンと電力入力
ピンとの間にはダイオードが存在するようになり、これ
らのダイオードは正常動作では逆バイアスされていてデ
バイスの動作に何等寄与しない。デバイスの向きを誤る
と、この型の順方向にバイアスされたダイオードを通し
て導通し、それに接続されているデバイスを電気的に破
壊することが多くなる。

本発明の目的は、もし正しい向きに挿入されていれば存
在したであろう位置においてデバイスピン接続の測定を
遂行することによって、内部ダイオード或は容量のよう
なデバイス特性を取り込むことである。

本発明によれば、デバイスの向きを試験する方法は デバイスの電力入力ピン接続の位置を確認し、デバイス
の活動ピン接続の位置を確認し、前記デバイス電力入力
ピン接続にデバイス動作電圧よりも小さい振巾の電圧を
印加し、前記デバイス活動ピン接続に逆極性の電圧を印
加し、 前記印加電圧が存在する中性かでデバイスのピン間の電
気的特性を測定し、そして 向きを誤った電気的特性にとって矛盾のない特性に関す
る測定解析を遂行する諸段階を含んでいる。

好ましくは、ピン接続位置確認はＡＴＥメモリ内に記憶
させであるデバイス或は基板レイアウトの知識によって
遂行する。向きを誤ると第１と第２の電力入力ピンが交
換されてしまうようなデバイスピン接続レイアウトであ
ると、相互接続されるデバイスをこのように取付けてし
まうと、基板の電源レールを介して電力入力ピン接続が
なされてしまう、測定は、同じ型のデバイスに対して先
に行われた測定に従って決定されたしきい値との比較に
よって、或は良品の基板であることが知られている基板
によって得られた測定との記憶比較によって、ダイオー
ドの導通が矛盾するか或は矛盾しないかによって確立す
ることができる。

有利なことには、ある範囲に亘って順バイアスされたダ
イオード特性に対する矛盾を確立するために、異なる印
加電圧の下で測定を行うことができる。

デバイスが複数の活動ピンを有している場合には、これ
らのデバイスはピン毎に試験してもよいし、或は好まし
くは、デバイスの全ての活動ピン間に共通接続を設けて
単一の電位を共通的に印加し、例えば複数の並列ダイオ
ードの導通のような複合特性に対する矛盾に関して測定
を行う。或はまた、基板上に向きを誤ったデバイスが存
在するのを迅速に判定するために、全デバイスの活動ピ
ン接続を共通的に試験してもよい。

印加する電位は本質的には直流であるが、少なくとも１
つはパルス化して速さ及び低電力入力の長所が得られる
ようにすることが好ましい。

本発明の長所が、印加電圧を低い値、即ちどのデバイス
にも破壊を生じさせ得ない値に保ち得ることであること
が理解されよう。試験は本質的に給電せずに、また破壊
の危険なく遂行することができる。ダイオード試験を遂
行する場合、各印加電圧はダイオード順バイアス電位さ
えよりも低くすることができ、これらの個々の電圧は通
常はデバイスに充分な電力を注入するには不充分な太き
さである。試験を可能ならしめるために、印加電圧の大
きさは合針では少くともダイオード順バイアス電位に等
しくなければならない。

好ましくは、印加電圧は、デバイスの第２の電力入力ピ
ン接続に印加される接地電位を基準とする。

本発明の特定の有利な面は、試験の結果第１の回路網に
向きを誤ったデバイスが接続されていることが判明した
場合、第１の回路網に接続されているデバイスも接続さ
れている偽の回路網における試験結果を解析する別の段
階によって、そのデバイスが向きを誤ったデバイスであ
るか否かを判定することができることである。

本発明の特色及び長所は以下の添付図面を参照しての説
明から明白になるであろう。

典型的な集積回路のゲート（１０）（第１図）は、入力
（１１）及び出力（１２）を構成している活動接続を有
している。ゲート（１０）は接地接続（１４）及び一般
にＶｃｃと呼ばれている電力入力接続（１５）によって
給電されている。デバイスは１４ピンのデュアル・イン
・ライン　パッケージ内にバフケージされており、通常
行われているようにピン７及び１４によって接地及びＶ
ｃｃのピン接続がなされている。典型的な電源電位は５
乃至１５Ｖであり、入力及び出力電位は公称で接地電位
とＶｃｃとの間で変化する。内部ダイオード（１６）、
　　（１７）がそれぞれ活動ピン（１１）及び（１２）
と接地との間に形成されているが、内部ダイオード（１
６）、　　（１７）は常時道バイアスされているので大
電流を流すことはない。

第２図に示す回路では上述の型のゲート（２０）　。

（２１）、　　（２２）が回路網（２３）及び（２４）
によって相互接続されている。これらのゲートは異なる
デバイス　パッケージ内にあって、印刷回路基板トラッ
クによって相互接続されており、従ってＡＴＥ　（図示
せず）のネイル（２５）、　　（２Ｂ）によってアク負
ス可能である。ＡＴＥはＶｃｃレール（２７）及び接地
レール（２８）への接続も有している。このようにＡＴ
Ｅを配列すると、以下に説明するようにしてデバイス（
２１）に対するデバイス試験を遂行できるようになる。

接地レール（２８）は、ＡＴＥ接地電位に接続され、低
電圧（０，５Ｖ）がＶｃｃレールに印加される。この電
位が、典型的には０．７Ｖ（例えばシリコンに対して）
を必要とする半導体ダイオードを順バイアスするのに充
分な程大きくないことに注目されたい。

デバイスの活動ピンに接続されるネイル（２５）及び（
２６）は電気的に共通接続され、短かい持続時間（２μ
ｓ）の負に立下る（−０，５Ｖ）のパルスが印加される
。この電位もまたダイオードを導通せしめるようにバイ
アスするには小さ過ぎる大きさであることに注目された
い。負電位が維持されている時間中にＶｃｃから低電位
へ流れる電流が測定される。電流は、導通に至るまでバ
イアスされていない種々の半導体接合を横切って流れる
だけであるので、０か或は極めて僅かである。

デバイスの電源ピンにまたがってこのように低い電位差
を印加することによって、最小の電力消散が保証され、
また他の接続されているデバイスを破壊する可能性が排
除される。

同じような試験をゲート（３０）、　　（３１）及び（
３２）からなる同じような回路のデバイス（３１）（第
３図）に対して遂行することができる。第３図において
ゲート（３１）のデバイスは悪い向きに挿入されていて
、接地ピン７及びＶｃｃピン１４がそれぞれＶｃｃレー
ル（３７）及び接地レール（３８）に交叉接続されてし
まっている。

交叉接続に加えてダイオード（３０２）　、　　（３０
３）の陽極（３００）、　　（３０１）がＶｃｃレール
に接続されてしまうことにも注意されたい。この場合前
述のようにＶｃｃが印加されている時に負電圧が印加さ
れると、充分に電位差（１，ＯＶ）がダイオード（３０
２）、　　（３０３）にまたがって現われ、順バイアス
されたダイオードとして矛盾がないような充分に大きい
電流が通路（３０４）　、　　（３０５）を通って流れ
る。従ってこれらの回路網に向きを誤ったデバイスが存
在していることが明白に示される。

典型的な１４ピン　デバイスには１２個の活動ピンが存
在しており、これらに付属する回路網は負パルスを印加
するために共通接続される。従って単一の順バイアスさ
れたダイオードから予想されるものの１２倍の電流が流
れることは不正確な向きを指示している。或は、各回路
網を接続するネイルは、向きが不正確なために単一のこ
のようなダイオードに起因する電流が流れる場合、個々
にパルス化してもよい。

共通接続されたネイル（３０６）及び（３５）に負パル
スを印加することによってデバイス（３０）を試験する
ようになった場合には、ネイル（３５）を介して通路（
３０４）を通って電流が流れる。

しかしネイル（３０６）を通る電流は存在しないので障
害電流しきい値には到達しない、従って疑わしいデバイ
スにリングされている他の回路網で得られた結果を解析
することによって、どのデバイスが向きを誤っているか
を決定することが可能である。

電圧を回路網に印加し、電流を測定し、そしてＡＴＥ内
に記憶されている印刷回路基板上の種々の位置において
デバイスの型の詳細を期待する方法は全て当業界では公
知であって熟知されているものとしている。これらの点
のこれ以上の説明は本明細書の明瞭度を損うので不必要
であろう。

本発明の重要な特色は、デバイスが何時といえども完全
に給電されることがなく、デバイスが向きを誤った場合
でさえ破壊を生ずる電位差を受けることがないことであ
る０例えば、ダイオードを介して１２の通路を通って電
流が同時に流れるようなデバイス（３１）の場合でさえ
も、合計電力消散は１２ＸＩＸ１０−１２０ｍＷ　（１
１１バイアスされた各内部ダイオード毎に１０ｍＡとす
る）となるがそれも僅かに２μｓの間だけであり、これ
によって破壊されることはないであろう、特に、他の接
続されているデバイスの信頼性が問題となったことはな
い。

上述のデバイス例においては、向きを誤ると電力入力と
接地入力とが入れ替ることを想定しているので、共通の
Ｖｃｃ及び接地レールを試験き一部として使用すること
ができた。殆んどの論理デバイスはこの型であり、多く
の基板に対してこの方法で完全試験を遂行することがで
きる。このようになっていないデバイスに対しては、こ
のような試験は適切でない。これらのデバイスの基板位
置をＡＴＥ内に記憶させ、考えられる正しくない位置に
おいて個々の電力及び接続ピン接触によってデバイスの
向きが誤っていることを試験することができる。

第４図に示す本発明のタイミング図において、先ずＶｃ
ｃレール或は関連接続に０．５■の電位（４０）を印加
する。同時に、或はそれに先行して接地レールをＡＴＥ
接地に接続する。負パルス（４２）を印加する前に共通
の選択されたネイルに制御信号（４１）が印加れれる。

負パルス（４２）が印加されている間の電流が評価され
る。制御電流が低である時間（４３）中に、次のデバイ
スを試験するのに必要なネイルが選択される。全てのデ
バイスが試験されてしま°うとＶｃｃ電位が除去される
（４４）。

単一の電流測定及び先行して決定されたしきい値との比
較は、単なるダイオード特性試験であることを理解され
たい。しかし、若干のデバイスでは、或は他の特性を解
析する場合には、特性アセスメント自体例えば異なる印
加電圧によってデバイスの動特性を得るように遂行され
る複数の測定に基（ことができることも明らかである。

試験の合計時間を短縮するために、複数のデバイスを一
緒に試験することができる。疑しいものから良いデバイ
スを次々の排除して行き、最終的に悪いデバイスを識別
する探査アルゴリズムを使用してもよい。

本発明は完全ＡＴＥ手順内に有利に含ませることができ
、特に回路網間の短絡或は開回路のような若干の予備チ
ェックの後で且つ何れかのデバイスの向きが誤っていて
もデバイスを破壊する機会を生じないように基板に給電
する必要がある試験の前に含ませることが好ましい。第
５図はＡＴＥの動作のフローチャートであって、例とし
て本発明を示すものである。

本発明の特色は、全てのデバイスの向きを、複数の向き
を誤ったデバイスが存在していても、単一のＡＴＥ検査
において試験できることである。

【図面の簡単な説明】

第１図は典型的な集積回路デバイスの１つのゲートを示
すものであり、 第２図は異なるデバイスからのゲートからなる回路の一
部を示すものであり、 第３図は第２図の回路の中１つのデバイスの向きが娯っ
ていることを示すものであり、第４Ｆ！！Ｊは本発明を
説明するタイミング図であり、そして 第５図は本発明の例を含むＡＴＥ動作のフローチャート
図である。 １０．２０．２１　２２，２３．３０，３１゜３２・・
・・・・集積回路のゲート。 １１・・・・・・入　力、１２・・・・・・出　力。 １４．２８．３８・・・・・・接地接続。 １５．２７．３７・・・・・・電力入力接続。 １６．１７，３０２．３０３・・・・・・内部ダイオー
ド。 ２３．２４，３３．３４・・・・・・回路網。 ２５．２６，３５．３６．３０６・・・・・・ネイル。 ４０・・・・・−正電位、４１・・・・・・制御信号。 ４２・・・・・・負パルス。 ３００．３０１・・・・・・ダイオードの陽極。 ３０４．３０５・・・・・・電流通路。 図面の浄書（内容に変更なし） 手続補正書（方式）

Claims (1)

1. 【特許請求の範囲】 １、デバイスの電力入力ピン接続の位置を確認し、デバ
   イスの活動ピン接続の位置を確認し、 前記デバイス電力入力ピン接続にデバイス動作電圧より
   も小さい振巾の電圧を印加し、 前記デバイス活動ピン接続に逆極性の電圧を印加し、 前記印加電圧が存在する中でデバイスのピン間の電気的
   特性を測定し、そして 向きを誤ったデバイスにとって矛盾のない特性に関する
   測定解析を遂行する 諸段階を含むデバイスの向きを試験する方法。 ２、前記印加される逆極性電圧がデバイスの供給電圧よ
   りも小さい振巾であることを特徴とする特許請求の範囲
   １に記載のデバイスの向きを試験する方法。 ３、前記印加電圧がダイオード順方向バイアス電位より
   も小さいことを特徴とする特許請求の範囲１或は２に記
   載のデバイスの向きを試験する方法。 ４、前記測定解析が順バイアスされたダイオードにとっ
   て矛盾のない特性に関して遂行されることを特徴とする
   特許請求の範囲１乃至３の何れかに記載のデバイスの向
   きを試験する方法。 ５、前記印加電位が、デバイスの第２の電力入力ピン接
   続に確立されている接地電位を参照していることを特徴
   とする特許請求の範囲１乃至４の何れかに記載のデバイ
   スの向きを試験する方法。 ６、異なる印加電圧において遂行される複数の測定によ
   ってピン間の電気的特性が確立されることを特徴とする
   特許請求の範囲１乃至５の何れかに記載のデバイスの向
   きを試験する方法。 ７、複数のピン間の電気的特性を同時に測定する段階を
   含んでいることを特徴とする特許請求の範囲１乃至６に
   記載のデバイスの向きを試験する方法。 ８、デバイスの複数の活動ピン間に共通接続を確立し、
   そして複数の順バイアスされたダイオードにとって矛盾
   のない特性に関する測定解析を遂行する諸段階を含んで
   いることを特徴とする特許請求の範囲１乃至７の何れか
   に記載のデバイスの向きを試験する方法。 ９、少なくとも１つの電圧をパルスとして印加すること
   を特徴とする特許請求の範囲１乃至８の何れかに記載の
   デバイスの向きを試験する方法。 １０、先行測定に対して電気的特性を評価することを特
   徴とする特許請求の範囲１乃至９の何れかに記載のデバ
   イスの向きを試験する方法。 １１、しきい値に対して電気的特性を評価することを特
   徴とする特許請求の範囲１乃至１０の何れかに記載の方
   法。 １２、前記ピン接続位置確認がマシンメモリ内に記憶さ
   れている情報にアクセスする段階を含んでいることを特
   徴とする特許請求の範囲１乃至１１の何れかに記載のデ
   バイスの向きを試験する方法。 １３、向きが誤ったデバイスの電力及び活動ピンの位置
   を予測し、そしてこの予測に基いて向きを試験すること
   を特徴とする特許請求の範囲１２に記載のデバイスの向
   きを試験する方法。 １４、相互接続されている複数のデバイスに対して遂行
   された向き試験を解析して向きを誤ったデバイスを識別
   する段階を含んでいることを特徴とする特許請求の範囲
   １乃至１３の何れかに記載のデバイスの向きを試験する
   方法。 １５、回路基板上で相互接続されているデバイスに対し
   て適用されるようになっていて、基板の電源レールを介
   して電圧が電力入力ピン接続に印加されることを特徴と
   する特許請求の範囲１乃至１４の何れかに記載のデバイ
   スの向きを試験する方法。 １６、回路基板上で相互接続されているデバイスに対し
   て適用されるようになっていて、先行測定が同じ型の基
   板に関係づけられることを特徴とする特許請求の範囲１
   ０に記載のデバイスの向きを試験する方法。