JPS61170041A - 半導体ウエ−ハ - Google Patents
半導体ウエ−ハInfo
- Publication number
- JPS61170041A JPS61170041A JP60010111A JP1011185A JPS61170041A JP S61170041 A JPS61170041 A JP S61170041A JP 60010111 A JP60010111 A JP 60010111A JP 1011185 A JP1011185 A JP 1011185A JP S61170041 A JPS61170041 A JP S61170041A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wafer
- tested
- semiconductor wafer
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/501—Marks applied to devices, e.g. for alignment or identification for use before dicing
- H10W46/507—Located in dummy chips or in reference chips
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明扛、各チップに分割前の半専体りエーノ\状態で
、各チップの電気特性試験時の試験m番を一定にするよ
うにし宛半導体ウェー・・に関する。
、各チップの電気特性試験時の試験m番を一定にするよ
うにし宛半導体ウェー・・に関する。
現在、半導体ウェーへの電気特性試験において、1回の
測定1゛同時に多数個のチップを試験できるようになっ
ている。そして、試験結果を判別するために、試練済み
のチップへ選別マークを付けるが、この場合、同時に試
験された多数のチップに対して、多数個の選別マーカー
装置を用いて選別マークを付けている。
測定1゛同時に多数個のチップを試験できるようになっ
ている。そして、試験結果を判別するために、試練済み
のチップへ選別マークを付けるが、この場合、同時に試
験された多数のチップに対して、多数個の選別マーカー
装置を用いて選別マークを付けている。
上記従来の同時に多数個のチップを試験する場合、−回
に試験できるチップの数が2〜4個位いまでならは、そ
れぞれの試験チップ毎に選別マーカー装置を適用して選
別マークを付けることKそれはどの困・5ift:ない
が、−回に試験できるチップの数が嘔らに増加すると、
それに対応して多数個の選別マーカー装置を設置するこ
とは、どうしても−理的に内鑵になってくる。したがっ
て、その対策として、半導体ウェーハ特性試験毎に選別
マーク付けするのをやめて、特性試験済みのウェーハを
別の選別マーカー装置に試験データと共に送シ、その試
験データに従って選別マークを付けるという方法が考え
られる。しかし、この場合、電気特性試験時のチップの
試験順番と、データ上の順番が合致していないと、各チ
ップに付けた選別マークは実際の電気特性試験結果と違
ったものとなシ、この電気特性試験は無意味なものとな
る。
に試験できるチップの数が2〜4個位いまでならは、そ
れぞれの試験チップ毎に選別マーカー装置を適用して選
別マークを付けることKそれはどの困・5ift:ない
が、−回に試験できるチップの数が嘔らに増加すると、
それに対応して多数個の選別マーカー装置を設置するこ
とは、どうしても−理的に内鑵になってくる。したがっ
て、その対策として、半導体ウェーハ特性試験毎に選別
マーク付けするのをやめて、特性試験済みのウェーハを
別の選別マーカー装置に試験データと共に送シ、その試
験データに従って選別マークを付けるという方法が考え
られる。しかし、この場合、電気特性試験時のチップの
試験順番と、データ上の順番が合致していないと、各チ
ップに付けた選別マークは実際の電気特性試験結果と違
ったものとなシ、この電気特性試験は無意味なものとな
る。
上記問題点に対し、本発明では、実際の半導体ウェーハ
上のチップの順番位置と、試験データとの間の不一致を
起さないように、試験の行われる頭初のチップ位置であ
ることを示すイニシャルチップ検出マークを付けておく
。
上のチップの順番位置と、試験データとの間の不一致を
起さないように、試験の行われる頭初のチップ位置であ
ることを示すイニシャルチップ検出マークを付けておく
。
つぎに本発明を実施例により説明する。
第1図は本発明の一実施例の平面図である。第1図に2
いて、円形の半導体ウェーハは縦および横の分割ライン
1.1.・・・・・・および2.2.・・・・・・によ
り多数のチップ領域3,3.・・・・・・に区画されて
いる。この多数のチップ領域のうちの、左上角に位置す
るチップ領域には、このウェーハの電気特性試験時の当
初のチップ位置に該当することを示すイニシャルチップ
検出マークとして、全面アルミ蒸着4がなされている。
いて、円形の半導体ウェーハは縦および横の分割ライン
1.1.・・・・・・および2.2.・・・・・・によ
り多数のチップ領域3,3.・・・・・・に区画されて
いる。この多数のチップ領域のうちの、左上角に位置す
るチップ領域には、このウェーハの電気特性試験時の当
初のチップ位置に該当することを示すイニシャルチップ
検出マークとして、全面アルミ蒸着4がなされている。
第2図は本発明の他の実施例の平面図であシ、本例にお
いては、イニシャルチップ検出マークとして、白該チッ
プに穴5をあけておく。
いては、イニシャルチップ検出マークとして、白該チッ
プに穴5をあけておく。
上述のとおり、本発明の十得体ウェーハでは、多数個の
チップ領域のうちの特定の位置を占める一つのチップ領
域に、それが、この半導体ウェーハの電気特性試験時の
頭初のチップである目安となることを示すイニシャルチ
ップ検出マークが付けられているので、このウェーハの
各チップの試験データと実際のチップ位置との不一致が
なくなシ、−回に多数のチップの試験を行ったチップに
対する選別マーク付けが、小数の選別マーカー装置によ
り間違いなく行うことができ、多数の選別マーカー装置
設に’を不狭とし、設備費用の大きな軽減効果が得られ
る。
チップ領域のうちの特定の位置を占める一つのチップ領
域に、それが、この半導体ウェーハの電気特性試験時の
頭初のチップである目安となることを示すイニシャルチ
ップ検出マークが付けられているので、このウェーハの
各チップの試験データと実際のチップ位置との不一致が
なくなシ、−回に多数のチップの試験を行ったチップに
対する選別マーク付けが、小数の選別マーカー装置によ
り間違いなく行うことができ、多数の選別マーカー装置
設に’を不狭とし、設備費用の大きな軽減効果が得られ
る。
第11社本発明の一実施例の平面図、第2図は本発明の
他の実施例の平面図である。 1・・・・・・縦分割2イン、2・・・・・・横分割ラ
イン、3・・・・・・チップ領域、4・・・・・・アル
ミ蒸着目印、5・・・・・・目印穴。 第1図 第Z図
他の実施例の平面図である。 1・・・・・・縦分割2イン、2・・・・・・横分割ラ
イン、3・・・・・・チップ領域、4・・・・・・アル
ミ蒸着目印、5・・・・・・目印穴。 第1図 第Z図
Claims (1)
- 格子状の分割線により多数のチップ領域に区画された半
導体ウェーハにおいて、前記チップ領域のうちの特定の
位置にある一つのチップ領域が、前記ウェーハの電気特
性試験時の試験チップ順番の頭初の目印になることを示
すイニシャルチップ検出マークが付けられていることを
特徴とする半導体ウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010111A JPS61170041A (ja) | 1985-01-23 | 1985-01-23 | 半導体ウエ−ハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010111A JPS61170041A (ja) | 1985-01-23 | 1985-01-23 | 半導体ウエ−ハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170041A true JPS61170041A (ja) | 1986-07-31 |
Family
ID=11741201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010111A Pending JPS61170041A (ja) | 1985-01-23 | 1985-01-23 | 半導体ウエ−ハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170041A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1729344A3 (en) * | 2005-05-31 | 2008-03-26 | Delphi Technologies, Inc. | First die indicator for integrated circuit wafer |
| US7618832B2 (en) | 2005-01-22 | 2009-11-17 | Samsung Electronics Co., Ltd. | Semiconductor substrate having reference semiconductor chip and method of assembling semiconductor chip using the same |
| JP2013187524A (ja) * | 2012-03-12 | 2013-09-19 | Mitsubishi Electric Corp | 欠陥検査方法 |
-
1985
- 1985-01-23 JP JP60010111A patent/JPS61170041A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7618832B2 (en) | 2005-01-22 | 2009-11-17 | Samsung Electronics Co., Ltd. | Semiconductor substrate having reference semiconductor chip and method of assembling semiconductor chip using the same |
| EP1729344A3 (en) * | 2005-05-31 | 2008-03-26 | Delphi Technologies, Inc. | First die indicator for integrated circuit wafer |
| JP2013187524A (ja) * | 2012-03-12 | 2013-09-19 | Mitsubishi Electric Corp | 欠陥検査方法 |
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