JPS61176122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61176122A JPS61176122A JP60016936A JP1693685A JPS61176122A JP S61176122 A JPS61176122 A JP S61176122A JP 60016936 A JP60016936 A JP 60016936A JP 1693685 A JP1693685 A JP 1693685A JP S61176122 A JPS61176122 A JP S61176122A
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- JP
- Japan
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- layer
- mixed crystal
- indium
- etching
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特にインジウム燐化合
物（ＩｎＰ）単結晶の（１１１｝Ａ面上にエピタキシャ
ル成長したｍ−ｖ族化合物混晶層の少な（とも一部を、
結晶方向に依存せず、ＩｎＰ単結晶に対して選択的に除
去する製造方法に関する。
物（ＩｎＰ）単結晶の（１１１｝Ａ面上にエピタキシャ
ル成長したｍ−ｖ族化合物混晶層の少な（とも一部を、
結晶方向に依存せず、ＩｎＰ単結晶に対して選択的に除
去する製造方法に関する。
例えば光通信用の半導体受光装置として、インジウム燐
（ＩｎＰ）／インジウムガリウム砒素（ＩｎＧａＡｓ）
もしくはインジウムガリウム砒素ｔ８（ＩｎＧａＡｓＰ
）系アバランシホトダイオード（八ＰＤ）が開発されて
いる。
（ＩｎＰ）／インジウムガリウム砒素（ＩｎＧａＡｓ）
もしくはインジウムガリウム砒素ｔ８（ＩｎＧａＡｓＰ
）系アバランシホトダイオード（八ＰＤ）が開発されて
いる。
このＡＰＤを製造するに際し１ｎＰ基板面としてエピタ
キシャル成長に適する（１１１｝Ａ面が多く用いられる
が、この面上の■−■族化合物半導体エピタキシャル成
長層を選択的にエツチングして、整った表面で円形等に
パターニングするプロセスが未だ解決されていない。
キシャル成長に適する（１１１｝Ａ面が多く用いられる
が、この面上の■−■族化合物半導体エピタキシャル成
長層を選択的にエツチングして、整った表面で円形等に
パターニングするプロセスが未だ解決されていない。
ＩｎＰ単結晶の（１１１｝Ａ面上にエピタキシャル成長
させたｍ−ｖ族化合物混晶を加工する化学エツチング液
として、従来例えば下記の構成が知られている。
させたｍ−ｖ族化合物混晶を加工する化学エツチング液
として、従来例えば下記の構成が知られている。
＋８）塩酸（ＨＣＩ）：酢酸（ＣＨｓＣＯＯＨ） ：過
酸化水素水（ＩｈＯｚ）＝ｔ：ｔ：ｔ 、１：２：１な
ど。
酸化水素水（ＩｈＯｚ）＝ｔ：ｔ：ｔ 、１：２：１な
ど。
（ｂ）硫酸（Ｈ２ＳＯａ）：過酸化水素水（Ｈ２０□）
：水（ＨｚＯ）＝１：１：１．１：２：ｌなど。
：水（ＨｚＯ）＝１：１：１．１：２：ｌなど。
（Ｃ１燐酸（ｔ１３Ｐｏ、） ？塩酸（ＨＣＩ） ＝１
：１など。
：１など。
（ｄ）臭素（Ｂｒｔ）：メタノール（ＣＩ＋ＯＨ）
＝ １：５０など。
＝ １：５０など。
しかしながらこれらの従来知られているエツチング液で
は、エツチング面にエッチピットなどを生じて滑らかと
ならず、かつエツチング速度が結晶の方向により変化し
、例えば第５図に示す如くＩｎＰ単結晶１の（１１１｝
Ａ面上に、厚さ約１−のアルミニウムインジウム砒素（
ＡＩＩｎＡｓ）層２と、厚さ約２−のインジウムガリウ
ム砒素（ＩｎＧａＡｓ）層３とをエピタキシャル成長し
、窒化シリコン（Ｓｉ３Ｎ＊）の円形のマスク４を設け
て、前記組成（ａｌのエツチング液を用いれば、得られ
るエピタキシャル成長層の平面形状は円形から大幅に変
化する。
は、エツチング面にエッチピットなどを生じて滑らかと
ならず、かつエツチング速度が結晶の方向により変化し
、例えば第５図に示す如くＩｎＰ単結晶１の（１１１｝
Ａ面上に、厚さ約１−のアルミニウムインジウム砒素（
ＡＩＩｎＡｓ）層２と、厚さ約２−のインジウムガリウ
ム砒素（ＩｎＧａＡｓ）層３とをエピタキシャル成長し
、窒化シリコン（Ｓｉ３Ｎ＊）の円形のマスク４を設け
て、前記組成（ａｌのエツチング液を用いれば、得られ
るエピタキシャル成長層の平面形状は円形から大幅に変
化する。
またエツチングによって形成されるメサ構造の側面が同
図の如く傾斜するために、例えばエピタキシャル成長層
の厚さの変動に伴ってヘテロ接合界面の形状、寸法が変
動し、これを制御することは困難である。
図の如く傾斜するために、例えばエピタキシャル成長層
の厚さの変動に伴ってヘテロ接合界面の形状、寸法が変
動し、これを制御することは困難である。
例えばＡＰＤ等の半導体装置において、ＩｎＰ単結晶の
（１１１｝Ａ面上にエピタキシャル成長した■−ｖ族化
合物混晶層を、再現性良くパターニングし、かつ滑らか
なエツチング面を得ることが必要であるが、上述の如〈
従来の化学エツチング方法ではこれが実現されず、エツ
チング方法の改善が要望されている。
（１１１｝Ａ面上にエピタキシャル成長した■−ｖ族化
合物混晶層を、再現性良くパターニングし、かつ滑らか
なエツチング面を得ることが必要であるが、上述の如〈
従来の化学エツチング方法ではこれが実現されず、エツ
チング方法の改善が要望されている。
前記問題点は、インジウム・燐化合物単結晶°の（１１
１｝Ａ面上の■−■族化合物混晶エピタキシャル成長層
の少なくとも一部を、該インジウム・燐化合物単結晶に
対して選択的に除去するに際し、臭素と臭化水素と水と
を含む溶液をエツチング液とする本発明による半導体装
置の製造方法により解決される。
１｝Ａ面上の■−■族化合物混晶エピタキシャル成長層
の少なくとも一部を、該インジウム・燐化合物単結晶に
対して選択的に除去するに際し、臭素と臭化水素と水と
を含む溶液をエツチング液とする本発明による半導体装
置の製造方法により解決される。
本発明においては、ＩｎＰ単結晶の（１１１｝Ａ面〔（
１１１｝Ａ面と同価な面の一組を表す〕上のｍ−ｖ族化
合物混晶エピタキシャル成長層をパターニングするエツ
チング液として、臭素（Ｂｒｇ）と臭化水素（ＨＢｒ）
と水（ＨｚＯ）とを含む溶液を用いる。
１１１｝Ａ面と同価な面の一組を表す〕上のｍ−ｖ族化
合物混晶エピタキシャル成長層をパターニングするエツ
チング液として、臭素（Ｂｒｇ）と臭化水素（ＨＢｒ）
と水（ＨｚＯ）とを含む溶液を用いる。
このエツチング液を用いることにより、この■−Ｖ族化
合物混晶層はＩｎＰ単結晶の（１１１｝Ａ面上における
方向に依存せずマスクパターンと相似形に、かつこの面
に垂直にパターニングされ、エツチング面はエッチピッ
ト等のない滑らかな面となる。
合物混晶層はＩｎＰ単結晶の（１１１｝Ａ面上における
方向に依存せずマスクパターンと相似形に、かつこの面
に垂直にパターニングされ、エツチング面はエッチピッ
ト等のない滑らかな面となる。
以下本発明を実施例により具体的に説明する。
第１図（ａ）は本発明の第１の実施例を示す平面図、同
図（ｂ）はその断面図である。
図（ｂ）はその断面図である。
本実施例は、ＩｎＰ単結晶１の（１１１｝Ａ面上に液相
エピタキシャル成長方法により、厚さ約１ｉｒｒｎのＡ
ｔｏ、 ４ｓＩｎｏ、 ５ｔＡｓ層２と、厚さ約２−の
Ｉｎｏ、 ５３ｃａ＠、 ４？Ａｓ層３とを順次成長し
た半導体基体について、エピタキシャル成長層２．３を
円形メサ構造にパターニングしている。
エピタキシャル成長方法により、厚さ約１ｉｒｒｎのＡ
ｔｏ、 ４ｓＩｎｏ、 ５ｔＡｓ層２と、厚さ約２−の
Ｉｎｏ、 ５３ｃａ＠、 ４？Ａｓ層３とを順次成長し
た半導体基体について、エピタキシャル成長層２．３を
円形メサ構造にパターニングしている。
すなわち、ＩｎＧａＡｓ層３上に例えばプラズマ化学気
相成長方法（ＣＶＯ法）により厚さ０．２１ｒｍ程度の
Ｓ ｔ、３Ｎ４膜を設け、ホトリソグラフィ法により直
径１４０−の円形のマスク４を形成する。
相成長方法（ＣＶＯ法）により厚さ０．２１ｒｍ程度の
Ｓ ｔ、３Ｎ４膜を設け、ホトリソグラフィ法により直
径１４０−の円形のマスク４を形成する。
この状態で臭素（Ｂｒｚ）と臭酸（４７χＨＢｒ）と水
（Ｈ２Ｏ）の容積比１：１７：３４の混合液中で、液を
攪拌しながら約１，０秒間のエツチングを行った後、水
洗を行う。
（Ｈ２Ｏ）の容積比１：１７：３４の混合液中で、液を
攪拌しながら約１，０秒間のエツチングを行った後、水
洗を行う。
このエツチング処理によって得られた試料において、サ
イドエツチング量は方向に関係なく一定で約１０−であ
り、また襞間して得られる断面は図（ｂ）に示す形状で
、エピタキシャル成長層２．３のエツチング面はＩｎＰ
単結晶１の（１１１｝Ａ面に垂直となっている。従って
エピタキシャル成長層２．３は直円柱状に成形されてい
る。
イドエツチング量は方向に関係なく一定で約１０−であ
り、また襞間して得られる断面は図（ｂ）に示す形状で
、エピタキシャル成長層２．３のエツチング面はＩｎＰ
単結晶１の（１１１｝Ａ面に垂直となっている。従って
エピタキシャル成長層２．３は直円柱状に成形されてい
る。
またこのエツチング処理によって表出したＩｎＰ単結晶
１の（１１１｝Ａ面にはエッチピット等は認められず、
鏡面が保たれている。
１の（１１１｝Ａ面にはエッチピット等は認められず、
鏡面が保たれている。
次に第２図ｆａ）は本発明の第２の実施例を示す平面図
、同図（ｂ）はその断面図である。
、同図（ｂ）はその断面図である。
本実施例は、ＩｎＰ単結晶１の（１１１｝Ａ面上にＡｌ
ＧａＩｎＡｓ層２ａとＡｌＩｎＡｓ層３ａとを順次成長
した半導体基体について、エピタキシャル成長層２．３
を図示する形状のメサ構造にパターニングしている。
ＧａＩｎＡｓ層２ａとＡｌＩｎＡｓ層３ａとを順次成長
した半導体基体について、エピタキシャル成長層２．３
を図示する形状のメサ構造にパターニングしている。
本実施例のマスク４ａの材料及び厚さ、エツチング液の
組°成、エツチング時間等は前記第１の実施例と同様で
ある。
組°成、エツチング時間等は前記第１の実施例と同様で
ある。
本実施例についても１、サイドエツチング量は方向に関
係なく一定で約１０Ｊｒｍであり、またエピタキシャル
成長層２ａ、 ３ａのエツチング面はＩｎＰ単結晶１の
（１１１｝Ａ面に垂直となっている。従ってエピタキシ
ャル成長層２ａ、３ａはマスク４ａに相似形の直立柱状
に成形されている。
係なく一定で約１０Ｊｒｍであり、またエピタキシャル
成長層２ａ、 ３ａのエツチング面はＩｎＰ単結晶１の
（１１１｝Ａ面に垂直となっている。従ってエピタキシ
ャル成長層２ａ、３ａはマスク４ａに相似形の直立柱状
に成形されている。
また第３図（ａｌ及び第４図（ａ）は本発明の第３の実
施例を示す平面図、各図（ｂ）はそれぞれの断面図であ
り、第１図と同一符号により相当する部分を示す。
施例を示す平面図、各図（ｂ）はそれぞれの断面図であ
り、第１図と同一符号により相当する部分を示す。
本実施例の半導体基体及びマスク４は前記第１の実施例
と同様であるが、エツチング液の組成を容積比で、Ｂｒ
ｚ：４７χＨＢｒ：ＨｚＯ＝ １：８：３４とし、エツ
チング時間が約５０秒間の場合を第３図、約８０秒間の
場合を第４図に示す。
と同様であるが、エツチング液の組成を容積比で、Ｂｒ
ｚ：４７χＨＢｒ：ＨｚＯ＝ １：８：３４とし、エツ
チング時間が約５０秒間の場合を第３図、約８０秒間の
場合を第４図に示す。
エツチング液のこの組成で、エツチング時間が約５０秒
間の場合にはエピタキシャル成長層のエツチング面が傾
斜しているが、約８０秒間の場合にはエピタキシャル成
長層のエツチング面はＩｎＰ単結晶１の（１１１｝Ａ面
に垂直となっている。
間の場合にはエピタキシャル成長層のエツチング面が傾
斜しているが、約８０秒間の場合にはエピタキシャル成
長層のエツチング面はＩｎＰ単結晶１の（１１１｝Ａ面
に垂直となっている。
このようにエツチング液の組成及びエツチング時間を選
択することにより、エツチングされた半導体層の断面形
状を制御することも可能である。
択することにより、エツチングされた半導体層の断面形
状を制御することも可能である。
なお上記の実施例はメサ構造の形成を対象としているが
、本発明の製造方法はメサ構造に限定されるものではな
く、半導体装置の製造に際して一般的に適用することが
できる。
、本発明の製造方法はメサ構造に限定されるものではな
く、半導体装置の製造に際して一般的に適用することが
できる。
以上説明した如く本発明によれば、ＩｎＰ単結晶の（１
１１｝Ａ面上の■−■族化合物混晶エピタキシャル成長
層を、その面上における方向に依存せずマスクパターン
と相似形に、かつこの面に垂直にパターニングし、かつ
エッチビット等のない滑らかなエツチング面を得ること
ができる。
１１｝Ａ面上の■−■族化合物混晶エピタキシャル成長
層を、その面上における方向に依存せずマスクパターン
と相似形に、かつこの面に垂直にパターニングし、かつ
エッチビット等のない滑らかなエツチング面を得ること
ができる。
なお必要ならば断面を傾斜させることも可能であり、従
来困難とされた複雑で微細な構造を実現することが容易
となり、半導体装置の進歩に大きい効果が得られる。
来困難とされた複雑で微細な構造を実現することが容易
となり、半導体装置の進歩に大きい効果が得られる。
第１図乃至第４図は本発明の実施例を示し、各図（ａ）
はその平面図、各図（ｂ）はその断面図であり、第５図
（ａｌ、（ｂｌは従来例の平面図及び断面図を示す。 図において、 １は（１１１｝Ａ面を上面とするＩｎＰ単結晶、２はＡ
ｌＩｎＡｓ層、 ２ａはＡｌＧａｌｎＡｓ層、
３はＩｎＧａＡｓ層、 ３ａはＡｌｌｎＡｓ層
、４及び４ａはマスクを示す。 凛１ 図 兇、２図 第３ 図 第４図 第５図
はその平面図、各図（ｂ）はその断面図であり、第５図
（ａｌ、（ｂｌは従来例の平面図及び断面図を示す。 図において、 １は（１１１｝Ａ面を上面とするＩｎＰ単結晶、２はＡ
ｌＩｎＡｓ層、 ２ａはＡｌＧａｌｎＡｓ層、
３はＩｎＧａＡｓ層、 ３ａはＡｌｌｎＡｓ層
、４及び４ａはマスクを示す。 凛１ 図 兇、２図 第３ 図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、インジウム・燐化合物単結晶の｛１１１｝Ａ面上の
III−Ｖ族化合物混晶エピタキシャル成長層の少なくと
も一部を、該インジウム・燐化合物単結晶に対して選択
的に除去するに際し、臭素と臭化水素と水とを含む溶液
をエッチング液とすることを特徴とする半導体装置の製
造方法。 ２、前記III−Ｖ族化合物混晶層に、アルミニウム・イ
ンジウム・砒素化合物混晶が含まれてなることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 ３、前記III−Ｖ族化合物混晶層に、アルミニウム・ガ
リウム・インジウム・砒素化合物混晶が含まれてなるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 ４、前記III−Ｖ族化合物混晶層に、インジウム・ガリ
ウム・砒素化合物混晶が含まれてなることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 ５、前記III−Ｖ族化合物混晶層に、インジウム・ガリ
ウム・砒素・燐化合物混晶が含まれてなることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016936A JPS61176122A (ja) | 1985-01-31 | 1985-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016936A JPS61176122A (ja) | 1985-01-31 | 1985-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61176122A true JPS61176122A (ja) | 1986-08-07 |
Family
ID=11930005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016936A Pending JPS61176122A (ja) | 1985-01-31 | 1985-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61176122A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647526A (en) * | 1987-06-30 | 1989-01-11 | Toshiba Corp | Manufacture of semiconductor element |
| US4909863A (en) * | 1988-07-13 | 1990-03-20 | University Of Delaware | Process for levelling film surfaces and products thereof |
| JPH08316219A (ja) * | 1995-05-19 | 1996-11-29 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-01-31 JP JP60016936A patent/JPS61176122A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647526A (en) * | 1987-06-30 | 1989-01-11 | Toshiba Corp | Manufacture of semiconductor element |
| US4909863A (en) * | 1988-07-13 | 1990-03-20 | University Of Delaware | Process for levelling film surfaces and products thereof |
| JPH08316219A (ja) * | 1995-05-19 | 1996-11-29 | Nec Corp | 半導体装置の製造方法 |
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