JPS61193195A - Ｃｒｔ表示方式 - Google Patents
Ｃｒｔ表示方式Info
- Publication number
- JPS61193195A JPS61193195A JP61023750A JP2375086A JPS61193195A JP S61193195 A JPS61193195 A JP S61193195A JP 61023750 A JP61023750 A JP 61023750A JP 2375086 A JP2375086 A JP 2375086A JP S61193195 A JPS61193195 A JP S61193195A
- Authority
- JP
- Japan
- Prior art keywords
- pixel data
- crt
- character
- information
- raster
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＣＲＴ表示方式に関し、特にラスタスキャ
ン方式のＣＲＴ表示方式を対象とする。
ン方式のＣＲＴ表示方式を対象とする。
なお、ラスタスキャン方式のディスプレイ装置について
は１例えば特開昭５２−１４７０２６号に示されている
。
は１例えば特開昭５２−１４７０２６号に示されている
。
この発明は、ＣＲＴディスプレイ装置における文字パタ
ー７発生のためのメモリ容量の削減が図られる画素デー
タ発生回路を提供するためなされた。また、この発明は
、この文字表示の他、図形を表示す場合において、両者
の切り換えが容易に行なえる画素データ発生回路を提供
するためになされた。
ー７発生のためのメモリ容量の削減が図られる画素デー
タ発生回路を提供するためなされた。また、この発明は
、この文字表示の他、図形を表示す場合において、両者
の切り換えが容易に行なえる画素データ発生回路を提供
するためになされた。
この発明は、文字表示における行間スペース、又は文字
間スペースを形成する画素データを所定のタイミングパ
ルスを用いて規則的に形成しようとするものである。ま
た、この発明は、文字表示の他、図形表示を行なうにあ
たり、両者のコード情報のうち、特定の桁のビット情報
を相補的に構成するとともに、この情報で上記両者の画
素データの切り換えを行なおうとするものである。
間スペースを形成する画素データを所定のタイミングパ
ルスを用いて規則的に形成しようとするものである。ま
た、この発明は、文字表示の他、図形表示を行なうにあ
たり、両者のコード情報のうち、特定の桁のビット情報
を相補的に構成するとともに、この情報で上記両者の画
素データの切り換えを行なおうとするものである。
以下、実施例により、この発明を具体的に説明するＯ
第１図は、この発明の一実施例を示すＣＲＴディスプレ
イ装置のブロック図である。
イ装置のブロック図である。
二の実施例におけるＣＲＴディスプレイ装置の概は、次
の通りである。
の通りである。
キーボードやＣＰＵ（マイクロプロセッサ）等の入力源
により、す７レツシネメモリ（２）Ｋｍ示すべき情報が
書き込まれている。この情報は。
により、す７レツシネメモリ（２）Ｋｍ示すべき情報が
書き込まれている。この情報は。
一般にアスキ（ＡＳＣＩ Ｉ ）コードが用いられ、上
記りフレッシュメモリ（２）のアドレスは、ＣＲＴ表示
画面のアドレスと対応している。したがって、リフレッ
シュメモリ（２）は、ＣＲＴ画面に表示される１画面分
のコード情報を記憶できるメモリ容量を有するものであ
る。
記りフレッシュメモリ（２）のアドレスは、ＣＲＴ表示
画面のアドレスと対応している。したがって、リフレッ
シュメモリ（２）は、ＣＲＴ画面に表示される１画面分
のコード情報を記憶できるメモリ容量を有するものであ
る。
このリフレッシュメモリ（２）の読み出しは。
ＣＲＴのラスタタイミングに同期して、１文字ごとに順
次行なわれる。この読み出されたコード情報は、パター
ン発生回路（４，５）により、１文字ごとにドツト構成
されたパターン信号に変換される。
次行なわれる。この読み出されたコード情報は、パター
ン発生回路（４，５）により、１文字ごとにドツト構成
されたパターン信号に変換される。
このパターン発生回路（４，５）は、文字、記号あるい
は図形□等の画素を記憶しているリードオンリーメモリ
（ＲＯＭ）Ｋより構成された。したかって１表示される
文字等がリフレッシエメモリ（２）からパターン発生回
路（４，５）に与えられること、すなわち、パターン発
生回路（４，５）のアドレスを指定することにより、そ
の出力はラスタスキャンタイミングに同期した文字等の
パターン信号となる。
は図形□等の画素を記憶しているリードオンリーメモリ
（ＲＯＭ）Ｋより構成された。したかって１表示される
文字等がリフレッシエメモリ（２）からパターン発生回
路（４，５）に与えられること、すなわち、パターン発
生回路（４，５）のアドレスを指定することにより、そ
の出力はラスタスキャンタイミングに同期した文字等の
パターン信号となる。
このパターン出力は、パラレル／シリアル変換回路（以
下、Ｐ／Ｓ回路とい５；６）により、シリアルな画素デ
ータに変換される。すなわち、ラスタごとの映像信号に
変換されるのである。
下、Ｐ／Ｓ回路とい５；６）により、シリアルな画素デ
ータに変換される。すなわち、ラスタごとの映像信号に
変換されるのである。
この映倫信号は、ビディオコントロール回路（７）によ
り、同期パルス（ＳＹＮＣ）と合成されて、ＣＲＴ画面
上に文字等を表示することとなる。
り、同期パルス（ＳＹＮＣ）と合成されて、ＣＲＴ画面
上に文字等を表示することとなる。
タイミングコントローラ（８）は、これらのりフレッシ
ェメモリ（２）のアドレスタイミンクパルス（ＭＡ）、
パターン発生回路（４，５）のラスタアドレスタイミン
グパルス（ＲＡ）の基本トなるキラフタクロックパルス
（ＣＬＫ）、文字パターン等のシリアルな画素データを
得るためのビディオクロックパルス（ＶＣＬＫ）等を形
成するものである。
ェメモリ（２）のアドレスタイミンクパルス（ＭＡ）、
パターン発生回路（４，５）のラスタアドレスタイミン
グパルス（ＲＡ）の基本トなるキラフタクロックパルス
（ＣＬＫ）、文字パターン等のシリアルな画素データを
得るためのビディオクロックパルス（ＶＣＬＫ）等を形
成するものである。
ＣＲＴ制御回路（以下、ＣＲＴＣと称す：ｌ）は、水平
表示文字レジスタ、垂直表示文字レジスタ等の各種制御
レジスタと、す２レヴシエメモリ（２）の、換言すれば
、ＣＲＴ画面上の番地指定を行なう１文字１行カウンタ
と、ＣＲＴの水平及び垂直同期信号発生回路と、ラスタ
制御回路と、カーソル制御回路等により構成され、ＣＲ
Ｔのラスタに同期したりフレッシェメモリ（２）のアド
レス指定（ＭＡ）、パターン発生回路（４，５）のラス
タ指定（ＲＡ）をして、上述のような画素データを形成
するものとし、及びＣＲＴの同期パルスを形成するもの
である。
表示文字レジスタ、垂直表示文字レジスタ等の各種制御
レジスタと、す２レヴシエメモリ（２）の、換言すれば
、ＣＲＴ画面上の番地指定を行なう１文字１行カウンタ
と、ＣＲＴの水平及び垂直同期信号発生回路と、ラスタ
制御回路と、カーソル制御回路等により構成され、ＣＲ
Ｔのラスタに同期したりフレッシェメモリ（２）のアド
レス指定（ＭＡ）、パターン発生回路（４，５）のラス
タ指定（ＲＡ）をして、上述のような画素データを形成
するものとし、及びＣＲＴの同期パルスを形成するもの
である。
このＣＲＴＣ（１）として１例えば「商品名、ＨＤ４６
５０５Ｊのモノリシック半導体集積回路を用いることが
できる。
５０５Ｊのモノリシック半導体集積回路を用いることが
できる。
上述のようなＣＲＴディスプレイ装置において、文字パ
ターン発生回路（４）は１次のように構成する。
ターン発生回路（４）は１次のように構成する。
例えば、第２図に示すように、ＣＲＴの表示画面（ｌＯ
）の中に、横３２文字、縦１６文字（行）を構成して、
この１文字表示画面（１１）のドツト構成を、第３図に
示すように、横７ドツト、縦１２ドツト（ラスタ）とす
る。そして、実際に文字を表示するために用いるドツト
は、横５ドツト。
）の中に、横３２文字、縦１６文字（行）を構成して、
この１文字表示画面（１１）のドツト構成を、第３図に
示すように、横７ドツト、縦１２ドツト（ラスタ）とす
る。そして、実際に文字を表示するために用いるドツト
は、横５ドツト。
縦７ドツトのドツトマトリックス（２７）を使用するも
のとする。上記ドツトマトリックス（２７）の上下、左
右にスペース部を設けたのは表示された文字が接近し１
゛ぎると見Ｋ＜くなることより、これを防止するための
ものである。
のとする。上記ドツトマトリックス（２７）の上下、左
右にスペース部を設けたのは表示された文字が接近し１
゛ぎると見Ｋ＜くなることより、これを防止するための
ものである。
この場合において、１文字を表現するには、５に７ドツ
トしか用いていないが、上記ＣＲＴ画面上に１文字表示
画面（１１）を形成するためには、スペース用の画素デ
ータも必要となるので、７×１２ドツトのドツトパター
ンをパターン発生回路に書き込む必要がある。
トしか用いていないが、上記ＣＲＴ画面上に１文字表示
画面（１１）を形成するためには、スペース用の画素デ
ータも必要となるので、７×１２ドツトのドツトパター
ンをパターン発生回路に書き込む必要がある。
この実施例においては、上記スペースを形成する画素デ
ータは、規則的な信号であることに着目し１行間を形成
するスペースをラスタアドレス信号で形成することとし
、パターン発生回路（４）を構成するＲＯＭの１文字当
りのビット数を削減しようとするものである。
ータは、規則的な信号であることに着目し１行間を形成
するスペースをラスタアドレス信号で形成することとし
、パターン発生回路（４）を構成するＲＯＭの１文字当
りのビット数を削減しようとするものである。
すなわち、第３図に示すように、５に７ドツトマトリツ
クス（１３）の上部及び左右に１ドツトづつのスペース
を形成する画素を含む７×８ドツトマトリ・ラス（１２
）をＲＯＭに書き込むものとし、下部のスペース用の画
素データは、ラスタアドレス情報で形成するものとする
。
クス（１３）の上部及び左右に１ドツトづつのスペース
を形成する画素を含む７×８ドツトマトリ・ラス（１２
）をＲＯＭに書き込むものとし、下部のスペース用の画
素データは、ラスタアドレス情報で形成するものとする
。
このパターン発生回路（４）の動作は１次のように説明
できる。
できる。
例えば、表示画面のｎ行、ｎ文字目にアルファベットの
ｒＡＪを表示する場合、上記ｎ行、ｎ文字目を示すＣＲ
ＴＣ（１）の行カウンタ出力と、文字カウンタ出力とで
９フレツシユメモリ（２）の上記アドレスに書き込まれ
たアスキーコードで示された＠４１”の情報が読み出さ
れる。ノくターン発生回路（４）は、このリフレッシュ
メモリ（１）からのコード情報“４１”とＣＲＴＣ（１
）で形成されたラスタカウンタの出力（ＲＡ）でラスタ
（ＲＡｏ〜ＲＡ＋ｔ ） Ｋ同期した画素データを７ビ
ツト並列に出力する。Ｐ／Ｓ回路（６）は、これをシリ
アルな画素データ（映像信号）に変換するためのもので
ある。これにより、第３図において、ラスタ（ＲＡＧ〜
ＲＡｕ ）と、ビディオクロック（Ｖ ＣＬ Ｋｏ〜Ｖ
ＣＬＫｓ ）とで表示画面上にドツトマトリックスを構
成して、斜線を付したドツトを１例えば白と表示するこ
とにより、アルファベットのｒＡＪの文字を得る。アル
ファベットのｒＢＪを表示する場合には上記コードを４
２”と丁れば、同図に示すようなドツト構成によるｒＢ
Ｊが表示できる。
ｒＡＪを表示する場合、上記ｎ行、ｎ文字目を示すＣＲ
ＴＣ（１）の行カウンタ出力と、文字カウンタ出力とで
９フレツシユメモリ（２）の上記アドレスに書き込まれ
たアスキーコードで示された＠４１”の情報が読み出さ
れる。ノくターン発生回路（４）は、このリフレッシュ
メモリ（１）からのコード情報“４１”とＣＲＴＣ（１
）で形成されたラスタカウンタの出力（ＲＡ）でラスタ
（ＲＡｏ〜ＲＡ＋ｔ ） Ｋ同期した画素データを７ビ
ツト並列に出力する。Ｐ／Ｓ回路（６）は、これをシリ
アルな画素データ（映像信号）に変換するためのもので
ある。これにより、第３図において、ラスタ（ＲＡＧ〜
ＲＡｕ ）と、ビディオクロック（Ｖ ＣＬ Ｋｏ〜Ｖ
ＣＬＫｓ ）とで表示画面上にドツトマトリックスを構
成して、斜線を付したドツトを１例えば白と表示するこ
とにより、アルファベットのｒＡＪの文字を得る。アル
ファベットのｒＢＪを表示する場合には上記コードを４
２”と丁れば、同図に示すようなドツト構成によるｒＢ
Ｊが表示できる。
この実施例において、ラスタ（ＲＡａ〜ＲＡ、、 ）は
、行間を構成するスペース部であり、かつ、アドレスカ
ウンタ出力に着目すれば、２進数の４桁目の情報（Ａ、
）が０”のときは、上記文字を表示するアドレス（ＲＡ
（１〜ＲＡ？ ）であり、′１″のときはスペース（Ｒ
Ａ、〜ＲＡＩＩ ）である。したがって、第５図に示す
よう圧、このラスタアドレス出力（Ａ３）で、ゲート回
路ＣＧ、 ）を介して、Ｐ／Ｓ回路（６）の出力に設け
たゲート回路（Ｇ、）の入力を０”として、Ｐ／８回路
（６）の出力に無関係に規則的にスペース部を形成する
画素データを得るものである。
、行間を構成するスペース部であり、かつ、アドレスカ
ウンタ出力に着目すれば、２進数の４桁目の情報（Ａ、
）が０”のときは、上記文字を表示するアドレス（ＲＡ
（１〜ＲＡ？ ）であり、′１″のときはスペース（Ｒ
Ａ、〜ＲＡＩＩ ）である。したがって、第５図に示す
よう圧、このラスタアドレス出力（Ａ３）で、ゲート回
路ＣＧ、 ）を介して、Ｐ／Ｓ回路（６）の出力に設け
たゲート回路（Ｇ、）の入力を０”として、Ｐ／８回路
（６）の出力に無関係に規則的にスペース部を形成する
画素データを得るものである。
この場合、ツリツブフロップ（Ｆ／Ｆ ）の出力（Ｑ）
は、′ｌ”となっている。このことは後述するものであ
る。
は、′ｌ”となっている。このことは後述するものであ
る。
上述のように１文字の行間は、ラスタアドレス（Ａ、−
Ａ、）の組合で形成でき、必要であれば第１本のラスタ
（ＲＡｏ）も、Ａａ 、ＡＩ 、Ａｔ 、Ａｓの論理
条件で形成する画素データとしてもよい。
Ａ、）の組合で形成でき、必要であれば第１本のラスタ
（ＲＡｏ）も、Ａａ 、ＡＩ 、Ａｔ 、Ａｓの論理
条件で形成する画素データとしてもよい。
また、文字間については、Ｐ／Ｓ回路（６）を構成する
シフトレジスタに入力する場合に、最上位桁と最下位桁
を常に０”入力するように丁ればよい。このようにすれ
ば、パターン発生回路（４）として、１文字を表示する
記憶ビット数が５に７ビツトとなって、大幅な容量の削
減が図られる。
シフトレジスタに入力する場合に、最上位桁と最下位桁
を常に０”入力するように丁ればよい。このようにすれ
ば、パターン発生回路（４）として、１文字を表示する
記憶ビット数が５に７ビツトとなって、大幅な容量の削
減が図られる。
この実施例において、パターン発生回路（５）は、例え
ば、第２図に示すような棒グラフを表示する場合等のよ
うに、上記アスキーコードで表示できる６４文字、記号
の他、任意の図形を描く場合に必要な図形の全部又は１
部を構成する画素データを形成するものである。
ば、第２図に示すような棒グラフを表示する場合等のよ
うに、上記アスキーコードで表示できる６４文字、記号
の他、任意の図形を描く場合に必要な図形の全部又は１
部を構成する画素データを形成するものである。
したがって、このパターン発生回路は、同図に示すよう
Ｋ、表示画面の全体を使用して１つの図形を描くことの
必要から、前記文字等の表示のように、行間スペース、
文字間スペースを設けることができない。これらのスペ
ースがあると、不連続な図形パターンが描かれることと
なるからである。
Ｋ、表示画面の全体を使用して１つの図形を描くことの
必要から、前記文字等の表示のように、行間スペース、
文字間スペースを設けることができない。これらのスペ
ースがあると、不連続な図形パターンが描かれることと
なるからである。
１−たがって、第４図に示すように、これらの図形を構
成する場合は、１文字表示画面を構成する７×１２ビツ
ト（ドツト）について、すべてを用いてＲＯＭに書き込
んでおくものである。このメモリビットは、第２図にお
けるグラフを描（場合のＸＹ線の交点（１１’）を表示
することとなる。
成する場合は、１文字表示画面を構成する７×１２ビツ
ト（ドツト）について、すべてを用いてＲＯＭに書き込
んでおくものである。このメモリビットは、第２図にお
けるグラフを描（場合のＸＹ線の交点（１１’）を表示
することとなる。
これを前記同様にアドレス指定して読み出し、ラスタビ
ディオクロツクに同期した画素データとすると、前記説
明したＣＲＴの表示画面におけろドツトマトリックスに
より、第３図に示すような図形を描（ことができる。
ディオクロツクに同期した画素データとすると、前記説
明したＣＲＴの表示画面におけろドツトマトリックスに
より、第３図に示すような図形を描（ことができる。
この実施例において１文字コードは、８ビツトで構成し
、最上位桁（Ａ、）を”ＯＮとし【、０〜６桁の７ビツ
トは、アスキーコードとする。一方、上記図形を構成す
るコードは、最上位桁を′ｍｌ″とする８ビツト構成の
任意のコードとする。
、最上位桁（Ａ、）を”ＯＮとし【、０〜６桁の７ビツ
トは、アスキーコードとする。一方、上記図形を構成す
るコードは、最上位桁を′ｍｌ″とする８ビツト構成の
任意のコードとする。
したがってリフレッシュメモリ（２）から読み出された
コード情報の最上位桁（人、）の０”。
コード情報の最上位桁（人、）の０”。
ｌ″により、文字表示か図形表示かが判定できる。すな
わち、パターン発生回路（４）で画素データを形成すべ
きか、パターン発生回路（５）で画素データを形成すべ
きかが判定できる。
わち、パターン発生回路（４）で画素データを形成すべ
きか、パターン発生回路（５）で画素データを形成すべ
きかが判定できる。
したがって、この情報（Ａ？ ）を、第５図に示すよう
に、上記パターン発生回路（４，５）のチップセレクト
信号として用いて、上記判定を行なうとともに、規則的
なスペースを形成するものか否かを判定するクリップフ
ロップＣＦ／Ｆ ）のセット入力とし【用いる。
に、上記パターン発生回路（４，５）のチップセレクト
信号として用いて、上記判定を行なうとともに、規則的
なスペースを形成するものか否かを判定するクリップフ
ロップＣＦ／Ｆ ）のセット入力とし【用いる。
これにより、例えば、文字コードである場合はりフレッ
シェメモリ（２）からのコード情報は。
シェメモリ（２）からのコード情報は。
パターン発生回路（４）で画素データに変換するととも
に、フリップフロップ（Ｆ／Ｆ ）の出力（Ｑ）を１”
として、前述のような規則的スペース画素データ発生回
路を動作させる。一方図形コードであるときは、リフレ
ッシュメモリ（２）からのコード情報を、パターン発生
回路（５）で画素データに変換するとともに、クリップ
フロップ（Ｆ／Ｆ）の出力を１０″として、ゲート回路
（Ｇ、）の制御入力を６１”として、Ｐ／Ｓ回路（６）
の出力に基づ（画素データ、すなわち、パターン発生回
路（５）の出力をシリアル変換した画素データを形成す
るものとする。
に、フリップフロップ（Ｆ／Ｆ ）の出力（Ｑ）を１”
として、前述のような規則的スペース画素データ発生回
路を動作させる。一方図形コードであるときは、リフレ
ッシュメモリ（２）からのコード情報を、パターン発生
回路（５）で画素データに変換するとともに、クリップ
フロップ（Ｆ／Ｆ）の出力を１０″として、ゲート回路
（Ｇ、）の制御入力を６１”として、Ｐ／Ｓ回路（６）
の出力に基づ（画素データ、すなわち、パターン発生回
路（５）の出力をシリアル変換した画素データを形成す
るものとする。
この実施例回路によれば１図形コードの構成が容易にな
ることの他、文字１図形の切り換え制御が極めて簡単と
なり、ＣＲＴ表示画面に、図形と文字を空間的に分割し
ながら並列的に表示できることとなり、ＣＲＴディスプ
レイ装置としての表示機能の拡大が図られる。
ることの他、文字１図形の切り換え制御が極めて簡単と
なり、ＣＲＴ表示画面に、図形と文字を空間的に分割し
ながら並列的に表示できることとなり、ＣＲＴディスプ
レイ装置としての表示機能の拡大が図られる。
この発明は前記実施岡に限定されず、文字表示における
行間スさ一スは、スペースを構成するラスタ情報により
、Ｐ／８回路（６）の入力側にスペースを表示するパラ
レル画素データを強制的に入力させるものとしてもよい
。
行間スさ一スは、スペースを構成するラスタ情報により
、Ｐ／８回路（６）の入力側にスペースを表示するパラ
レル画素データを強制的に入力させるものとしてもよい
。
また、使用するコード情報は、何んであってもよい。た
だ１文字コードと、図形コードとは、対応する桁のビッ
ト情報が相補的に構成する必要がある。
だ１文字コードと、図形コードとは、対応する桁のビッ
ト情報が相補的に構成する必要がある。
第１図は、この発明の一実施例を示すＣＲＴディスプレ
イ装置のブロック図、第２図は、ＣＲＴの表示画面の構
成例５表示例を示す図、第３図は文字表示動作を示す図
、第４図は１図形表示動作を示す図、第５図は、この発
明の一実施例を示す画素データ発生回路図である。 （１）・・・ＣＲＴＣ回路、（２）・・・リフレッシュ
メモリ。 （３）・・・アドレスセレクタ、（４）・・・文字パタ
ーン発生回路、（５）・・・図形パターン発生回路、（
６）・・・Ｐ／Ｓ回路、（力・・・ビディオコントロー
ル回路、（８）・・・タイミングコントローラ％（９）
・・・パスドライバ、Ｑ（１・・・表示画面、収り・・
・１文字表示画面、（１２・−・７に８ドツト、α３・
・・５に７ドツト。 第 １ 図 ア ／／’ 第 ５ 図 硬 ≦ Ｑ′−Ｊ
イ装置のブロック図、第２図は、ＣＲＴの表示画面の構
成例５表示例を示す図、第３図は文字表示動作を示す図
、第４図は１図形表示動作を示す図、第５図は、この発
明の一実施例を示す画素データ発生回路図である。 （１）・・・ＣＲＴＣ回路、（２）・・・リフレッシュ
メモリ。 （３）・・・アドレスセレクタ、（４）・・・文字パタ
ーン発生回路、（５）・・・図形パターン発生回路、（
６）・・・Ｐ／Ｓ回路、（力・・・ビディオコントロー
ル回路、（８）・・・タイミングコントローラ％（９）
・・・パスドライバ、Ｑ（１・・・表示画面、収り・・
・１文字表示画面、（１２・−・７に８ドツト、α３・
・・５に７ドツト。 第 １ 図 ア ／／’ 第 ５ 図 硬 ≦ Ｑ′−Ｊ
Claims (1)
- １、表示されるべき情報に対応したコード情報と、ＣＲ
Ｔのラスタ情報とを受けて、表示されるべき情報を構成
する画素データをＣＲＴのラスタ走査に同期して形成す
る画素データ発生手段を有し、ＣＲＴの画面に、形成さ
れた画素データに応じた表示が行なわれるＣＲＴ表示方
式において、ＣＲＴの画面において縦方向に隣接して表
示される情報間に形成されるスペース部を構成する画素
データを上記画素データ発生手段により形成された画素
データに付加しうる手段と、この手段を制御するための
制御手段とを有することを特徴とするＣＲＴ表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023750A JPS61193195A (ja) | 1986-02-07 | 1986-02-07 | Ｃｒｔ表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023750A JPS61193195A (ja) | 1986-02-07 | 1986-02-07 | Ｃｒｔ表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193195A true JPS61193195A (ja) | 1986-08-27 |
Family
ID=12118989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61023750A Pending JPS61193195A (ja) | 1986-02-07 | 1986-02-07 | Ｃｒｔ表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193195A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874745A (ja) * | 1971-12-30 | 1973-10-08 | ||
| JPS5030973A (ja) * | 1973-07-19 | 1975-03-27 | ||
| JPS5127031A (ja) * | 1974-10-18 | 1976-03-06 | Ricoh Kk | Mojihyojisochi |
-
1986
- 1986-02-07 JP JP61023750A patent/JPS61193195A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874745A (ja) * | 1971-12-30 | 1973-10-08 | ||
| JPS5030973A (ja) * | 1973-07-19 | 1975-03-27 | ||
| JPS5127031A (ja) * | 1974-10-18 | 1976-03-06 | Ricoh Kk | Mojihyojisochi |
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