JPS61196566A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61196566A JPS61196566A JP60039586A JP3958685A JPS61196566A JP S61196566 A JPS61196566 A JP S61196566A JP 60039586 A JP60039586 A JP 60039586A JP 3958685 A JP3958685 A JP 3958685A JP S61196566 A JPS61196566 A JP S61196566A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- semiconductor device
- semiconductor substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、特にキャパシタの蓄積
能力を向上せしめた半導体装置に関するものである。
能力を向上せしめた半導体装置に関するものである。
第３図は従来のこの櫨の半導体装置を示す断面図である
。この図において、１はシリコン等の半導体基板、２は
この半導体基＆１上に形成した素子間分離用のフィール
ド峡化膜、３は前記半導体基板１上に形成したゲートお
よびキャパシタ絶縁膜としてのシリコン酸化膜、４は前
記フィールド酸化膜２およびシリコン酸化膜３上に選択
的に形成したゲート電極、キャパシタ電極および配線（
図示せず）の多結晶シリコン膜、５は前記半導体基板１
上に拡散されたソースおよびドＶイン領域である。
。この図において、１はシリコン等の半導体基板、２は
この半導体基＆１上に形成した素子間分離用のフィール
ド峡化膜、３は前記半導体基板１上に形成したゲートお
よびキャパシタ絶縁膜としてのシリコン酸化膜、４は前
記フィールド酸化膜２およびシリコン酸化膜３上に選択
的に形成したゲート電極、キャパシタ電極および配線（
図示せず）の多結晶シリコン膜、５は前記半導体基板１
上に拡散されたソースおよびドＶイン領域である。
このように構成された半導体メモリは、電界効果トラン
ジスタのゲート電極およびメモリセルに接続されていな
い側のソース・ トンインに印加される電圧を制御する
ことによりキャパシタ領域に、＠Ｈ″状態と１Ｌ″状態
の書込み、読出し７行５ことができる。通常、前記トラ
ンジスタのゲート′ｆＫ極はワード線に、ソース・トン
インがビット脚に接続されており、半導体メモリセルか
構成されている。
ジスタのゲート電極およびメモリセルに接続されていな
い側のソース・ トンインに印加される電圧を制御する
ことによりキャパシタ領域に、＠Ｈ″状態と１Ｌ″状態
の書込み、読出し７行５ことができる。通常、前記トラ
ンジスタのゲート′ｆＫ極はワード線に、ソース・トン
インがビット脚に接続されており、半導体メモリセルか
構成されている。
従来の半導体装置は、メモリキャパシタ領域において、
キャパシタ絶縁膜としてのシリコン歌化膜３は半導体基
板１上ＫＩＬＮ形成されており、半導体基板１がキャパ
シタ絶縁膜となっており、このキャパシタ電極に正電荷
が蓄積する状態となるとき、シリコン酸化膜３厘下のシ
リコン領域か空間電荷領域となるために、正電荷の蓄積
能力が減少するという欠点があった。
キャパシタ絶縁膜としてのシリコン歌化膜３は半導体基
板１上ＫＩＬＮ形成されており、半導体基板１がキャパ
シタ絶縁膜となっており、このキャパシタ電極に正電荷
が蓄積する状態となるとき、シリコン酸化膜３厘下のシ
リコン領域か空間電荷領域となるために、正電荷の蓄積
能力が減少するという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、正電荷の蓄積能力の低下が生じ
ない半導体装置を得ることな目的としている。
ためになされたもので、正電荷の蓄積能力の低下が生じ
ない半導体装置を得ることな目的としている。
この発明による半導体装置は、キャパシタの形成される
領域の半導体基板上に少なくとも導体膜を介して高誘電
率絶縁膜を形成し、餌記導体膜をキャパシタ電極の一方
の電極とすることにより、従来シリコン中に゛電荷を蓄
積していたものを導体膜中に蓄積するようにしたもので
ある。
領域の半導体基板上に少なくとも導体膜を介して高誘電
率絶縁膜を形成し、餌記導体膜をキャパシタ電極の一方
の電極とすることにより、従来シリコン中に゛電荷を蓄
積していたものを導体膜中に蓄積するようにしたもので
ある。
この発明においては、メモリ動作を行うキャパシタは高
融点金属などの導体膜な一方の′Ｒｉ億としたことから
、ｉｔｉ荷は導体膜に蓄積され、シリコン酸化膜直下に
空間電荷領域を形成することかないために、蓄積効率が
向上し、小さなキャパシタ面積でも多くの電荷ｔｔ蓄積
することが可能となる。
融点金属などの導体膜な一方の′Ｒｉ億としたことから
、ｉｔｉ荷は導体膜に蓄積され、シリコン酸化膜直下に
空間電荷領域を形成することかないために、蓄積効率が
向上し、小さなキャパシタ面積でも多くの電荷ｔｔ蓄積
することが可能となる。
第１図はこの発明の一実施例を示す半導体装置の断面図
である。第１図において、１〜５は第３図と同じもので
あり、６は前記半導体基板１上のキャパシタ領域に形成
した高融点金属からなる導体膜で１例えはＷＳｉ、膜で
ある。
である。第１図において、１〜５は第３図と同じもので
あり、６は前記半導体基板１上のキャパシタ領域に形成
した高融点金属からなる導体膜で１例えはＷＳｉ、膜で
ある。
次に、この製造方法について説明する、まず。
半導体基板１に素子間分離用のフィールド故化膜２を形
成後、ＣＶＤ法により導体膜であるＷＳｉ。
成後、ＣＶＤ法により導体膜であるＷＳｉ。
膜６ｔ、シリコンか露出している半導体基板１表面のみ
に選択デポジションを行い、さらにキャパシタ領域のＷ
Ｓｉ、膜６１に残して他を除去した後。
に選択デポジションを行い、さらにキャパシタ領域のＷ
Ｓｉ、膜６１に残して他を除去した後。
全面に熱酸化法、ＣＶＤ法またはｒＩＩｔ索雰囲気中で
の赤外線７二−ル法などで、キャパシタ絶縁膜としての
シリコン酸化膜３を形成し、さらにその上に多結晶シリ
コンｌ１ｆ４４’＆形成する。次に、このよう忙して形
成された多層膜のトランジスタ形成領域のみを除去し、
露出した半導体基板１上にシリコン酸化膜３を形成し、
その上面に多結晶シリコン膜４を形成し、ゲート領域ｆ
ｔ残し、多結晶シリコン膜４およびシリコン酸化膜３を
除去し、露出した半導体基板１上に不［物を拡散し、ソ
ースおよびトンイン領域５が形成される。
の赤外線７二−ル法などで、キャパシタ絶縁膜としての
シリコン酸化膜３を形成し、さらにその上に多結晶シリ
コンｌ１ｆ４４’＆形成する。次に、このよう忙して形
成された多層膜のトランジスタ形成領域のみを除去し、
露出した半導体基板１上にシリコン酸化膜３を形成し、
その上面に多結晶シリコン膜４を形成し、ゲート領域ｆ
ｔ残し、多結晶シリコン膜４およびシリコン酸化膜３を
除去し、露出した半導体基板１上に不［物を拡散し、ソ
ースおよびトンイン領域５が形成される。
以上のように、キャパシタ絶縁膜としてのシリコン酸化
膜３１１下にＷＳｉ２膜６を形成したために、電荷蓄積
能力が向上し、さらに高３Ｉｋ槓化が可能となるなど高
性能の半導体装置を得ることができる。
膜３１１下にＷＳｉ２膜６を形成したために、電荷蓄積
能力が向上し、さらに高３Ｉｋ槓化が可能となるなど高
性能の半導体装置を得ることができる。
なお、上記実施−ｊにおいて適用されたＷＳ ｉ 、膜
６の代りに、ＷをＣＶＤ法によって選択デポジションに
て形成しても同様の効果があり、また他極の高融点金属
または高融点金鳩シリサイド膜をスパッタ法またはＣＶ
Ｄ法などで形成してもよい。
６の代りに、ＷをＣＶＤ法によって選択デポジションに
て形成しても同様の効果があり、また他極の高融点金属
または高融点金鳩シリサイド膜をスパッタ法またはＣＶ
Ｄ法などで形成してもよい。
ただし、この場合には、導体膜なキャパシタ領域のみに
形成する必要かあるため、写真製版技ｆＦｉを用いて不
安な領域を除去する工程か付加される。
形成する必要かあるため、写真製版技ｆＦｉを用いて不
安な領域を除去する工程か付加される。
またこの発明のキャパシタ電極は第２図に示すように、
金属ａａ７とシリサイド膜からなる導体膜６との複合膜
であっても同様の効果が得られる。
金属ａａ７とシリサイド膜からなる導体膜６との複合膜
であっても同様の効果が得られる。
これらの全編としてＭｏ、Ｗ、Ｔｉ、Ｔａなどの高融点
金属が可能であり、またどのような組み合わせでも可能
であり、同棟、異槍は問わないものである。
金属が可能であり、またどのような組み合わせでも可能
であり、同棟、異槍は問わないものである。
さらに、キャパシタ絶縁膜としてはシリコン酸化膜３に
限定されず、高誘電率絶縁膜であれはよ−１゜ 〔発明の効果〕 この発明は以上説明したとおり、キャパシタ領域の半導
体基板上に少なくとも導体膜を介してキャパシタ絶縁膜
としての篩誘電率絶縁膜を形成したので、キャパシタの
電荷蓄積能力か向上し、より多くの電荷を蓄えることが
できる。したがって、メ七す各誓向上による動作マージ
の向上やキャパシタ面積の微細化か可能な篩性能な半導
体装置か得られる利点がある。
限定されず、高誘電率絶縁膜であれはよ−１゜ 〔発明の効果〕 この発明は以上説明したとおり、キャパシタ領域の半導
体基板上に少なくとも導体膜を介してキャパシタ絶縁膜
としての篩誘電率絶縁膜を形成したので、キャパシタの
電荷蓄積能力か向上し、より多くの電荷を蓄えることが
できる。したがって、メ七す各誓向上による動作マージ
の向上やキャパシタ面積の微細化か可能な篩性能な半導
体装置か得られる利点がある。
第１図はこの発明の一実′ｍｌ３Ｉ＋４を示す半導体装
置の断面図、第２図はこの３ａＥ！Ａの他の実施例を示
す半導体装置の断面図、第３図は従来の半導体装置の断
面図である。 図において、１は半導体基板、２はフィールド酸化膜、
３はキャパシタ絶縁膜としてのシリコン酸化膜、４は多
結晶シリコン膜、５はソースおよびトンイン領域、６は
導体膜、Ｔは金属膜である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大巻 増 雄 （外２名） 第１図 第２図 第３図 手続補正書（自発） １、事件の表示 特願昭６０−０３９５８６号２、
発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者量＝仕＝＝
＝云＝部 ４、代理人 志岐守哉 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の特許請求の範囲の欄２発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２） 明細書第４頁１４〜１６行の［半導体基板１
表面のみに・・・除去した後、」を、［半導体基板１の
キャパシタ形成領域にＷ Ｓ ｉ ２膜６を選択的に形
成した後、」と補正する。 （３）同じく第５頁１７行の［この場合には、導体膜を
」を、［この場合には、上記ＷＳｉ２膜６のときと同様
に、導体膜を］と補正する。 （４）同じく第６頁２行の「 得られる。」の後に下
記を加える。 「この場合の金属ｌｌ９ｉ！７と導体膜６との形成順序
はいずれが先でもよいことば明らかである。」（５）
同じく第６頁１５行の「マージ」を、「マージン」と
補正する。 （６） 第２図を別紙のように補正する。 以 上 ２、特許請求の範囲 （１） 半導体基板上にフィールド酸化膜が形成され
、メモリの働きを有するキャパシタを備えた半導体装置
において、前記キャパシタの形成される領域の前記半導
体基板上に導体膜または金属膜、あるいはこれらの導体
膜と金属膜との複合膜を形成し、この上に高誘電率絶縁
膜を形成してキャパシタを形成したことを特徴とする半
導体装置。 （２） 導体膜は、金属シリサイド膜であることを特
徴とする特許請求の範囲第（１）項記載の半導体装置。 第２ＷＪ ７：金褐腹
置の断面図、第２図はこの３ａＥ！Ａの他の実施例を示
す半導体装置の断面図、第３図は従来の半導体装置の断
面図である。 図において、１は半導体基板、２はフィールド酸化膜、
３はキャパシタ絶縁膜としてのシリコン酸化膜、４は多
結晶シリコン膜、５はソースおよびトンイン領域、６は
導体膜、Ｔは金属膜である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大巻 増 雄 （外２名） 第１図 第２図 第３図 手続補正書（自発） １、事件の表示 特願昭６０−０３９５８６号２、
発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者量＝仕＝＝
＝云＝部 ４、代理人 志岐守哉 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の特許請求の範囲の欄２発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２） 明細書第４頁１４〜１６行の［半導体基板１
表面のみに・・・除去した後、」を、［半導体基板１の
キャパシタ形成領域にＷ Ｓ ｉ ２膜６を選択的に形
成した後、」と補正する。 （３）同じく第５頁１７行の［この場合には、導体膜を
」を、［この場合には、上記ＷＳｉ２膜６のときと同様
に、導体膜を］と補正する。 （４）同じく第６頁２行の「 得られる。」の後に下
記を加える。 「この場合の金属ｌｌ９ｉ！７と導体膜６との形成順序
はいずれが先でもよいことば明らかである。」（５）
同じく第６頁１５行の「マージ」を、「マージン」と
補正する。 （６） 第２図を別紙のように補正する。 以 上 ２、特許請求の範囲 （１） 半導体基板上にフィールド酸化膜が形成され
、メモリの働きを有するキャパシタを備えた半導体装置
において、前記キャパシタの形成される領域の前記半導
体基板上に導体膜または金属膜、あるいはこれらの導体
膜と金属膜との複合膜を形成し、この上に高誘電率絶縁
膜を形成してキャパシタを形成したことを特徴とする半
導体装置。 （２） 導体膜は、金属シリサイド膜であることを特
徴とする特許請求の範囲第（１）項記載の半導体装置。 第２ＷＪ ７：金褐腹
Claims (1)
- 半導体基板上にフィールド酸化膜が形成され、メモリ
の働きを有するキャパシタを備えた半導体装置において
、前記キャパシタの形成される領域の前記半導体基板上
に導体膜またはこの導体膜と金属膜との複合膜を形成し
、この上に高誘電率絶縁膜を形成してキャパシタを形成
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039586A JPS61196566A (ja) | 1985-02-26 | 1985-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039586A JPS61196566A (ja) | 1985-02-26 | 1985-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196566A true JPS61196566A (ja) | 1986-08-30 |
Family
ID=12557201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039586A Pending JPS61196566A (ja) | 1985-02-26 | 1985-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196566A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730358A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5810852A (ja) * | 1981-07-10 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
| JPS5978553A (ja) * | 1982-10-27 | 1984-05-07 | Hitachi Ltd | キヤパシタおよびその製造方法 |
-
1985
- 1985-02-26 JP JP60039586A patent/JPS61196566A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730358A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5810852A (ja) * | 1981-07-10 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
| JPS5978553A (ja) * | 1982-10-27 | 1984-05-07 | Hitachi Ltd | キヤパシタおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01129444A (ja) | 半導体記憶装置 | |
| JP2584986B2 (ja) | 半導体装置の配線構造 | |
| JP2523488B2 (ja) | 半導体記憶装置 | |
| JPS61196566A (ja) | 半導体装置 | |
| JPS61163660A (ja) | 半導体記憶素子 | |
| JPH01273347A (ja) | 半導体装置 | |
| JPS596068B2 (ja) | 半導体メモリ装置 | |
| JPH01143350A (ja) | 半導体記憶装置 | |
| JPS59112641A (ja) | 半導体装置及びその製造方法 | |
| JPS61139067A (ja) | 半導体装置 | |
| JPS627154A (ja) | 半導体装置 | |
| JPS634671A (ja) | 半導体記憶装置 | |
| JPS63126270A (ja) | 半導体記憶装置 | |
| JP2005123235A (ja) | アモルファス金属電極キャパシタ | |
| JPS63148A (ja) | 半導体装置 | |
| JPS62145863A (ja) | 半導体記憶装置 | |
| KR970005033A (ko) | 저저항 배선구조를 갖는 반도체장치 및 그 제조방법 | |
| JPS63182859A (ja) | 半導体集積回路装置 | |
| JP2621442B2 (ja) | 半導体記憶装置 | |
| JPH0345551B2 (ja) | ||
| JPS61152064A (ja) | 半導体記憶装置 | |
| JPH01185966A (ja) | 半導体記憶装置 | |
| JPH0496364A (ja) | 半導体メモリ | |
| JPH06151776A (ja) | 薄膜トランジスタ型スタティックｒａｍ | |
| JPS60225475A (ja) | 半導体装置 |