JPS61196612A - スイッチトキャパシタフィルタのオフセット補償回路 - Google Patents
スイッチトキャパシタフィルタのオフセット補償回路Info
- Publication number
- JPS61196612A JPS61196612A JP3640385A JP3640385A JPS61196612A JP S61196612 A JPS61196612 A JP S61196612A JP 3640385 A JP3640385 A JP 3640385A JP 3640385 A JP3640385 A JP 3640385A JP S61196612 A JPS61196612 A JP S61196612A
- Authority
- JP
- Japan
- Prior art keywords
- switched capacitor
- circuit
- offset voltage
- output
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スイッチトキャパシタフィルタに係り、特に
スイッチトキャパシタフィルタに生じるオフセット電圧
を自動的に補償するオフセット自動補償回路に関する。
スイッチトキャパシタフィルタに生じるオフセット電圧
を自動的に補償するオフセット自動補償回路に関する。
近年、微細加工技術及びＭＯＳアナログ技術の進歩によ
り、モノリシックＩＣ化が実現できるスイッチトキャバ
シタフイルりが注目されている。
り、モノリシックＩＣ化が実現できるスイッチトキャバ
シタフイルりが注目されている。
スイッチトキャパシタフィルタはスイッチング素子のス
イッチング動作に伴うスパイクノイズ等により、大きな
オフセット電圧が発生し、広入力レンジを確保できない
問題点がある。
イッチング動作に伴うスパイクノイズ等により、大きな
オフセット電圧が発生し、広入力レンジを確保できない
問題点がある。
上記問題点を解決する手法としては、フィルタの後段に
減算回路９判定回路、減衰回路及び積分回路等を設け、
判定回路の入力及び出力電圧の差（誤差電圧）を抽出し
、減衰回路を介しさらに、積分回路で積分することによ
り、オフセット量を推定し、フィルタの出力信号から上
記オフセット量を引き去ることによりオフセットのない
信号を得る方式（特開昭５８−３３０８ ）等がある。
減算回路９判定回路、減衰回路及び積分回路等を設け、
判定回路の入力及び出力電圧の差（誤差電圧）を抽出し
、減衰回路を介しさらに、積分回路で積分することによ
り、オフセット量を推定し、フィルタの出力信号から上
記オフセット量を引き去ることによりオフセットのない
信号を得る方式（特開昭５８−３３０８ ）等がある。
この手法などでは、オフセット補償するためのアルゴリ
ズムが複雑であり、また、誤差電圧を抽出する判定回路
、減算回路及び減衰回路は高精度化する必要があり、そ
のため各素子を高精度にしなければならない欠点がある
。すなわち、素子の初期値偏差及び変動に対して影響を
受ける欠点があり、ＬＳＩ化には適さない。また、上記
オフセット消去回路を集積化する場合半導体チップ上に
高精度に抵抗及びキャパシタを形成するので、１）抵抗
値の設定が困難、２）大きなチップ面積が必要であり、
さらに、オフセット除去のための、減算９判定及び減衰
の機能を持つ多数の回路が必要であり、ＬＳＩ化回路と
しては不十分であった。
ズムが複雑であり、また、誤差電圧を抽出する判定回路
、減算回路及び減衰回路は高精度化する必要があり、そ
のため各素子を高精度にしなければならない欠点がある
。すなわち、素子の初期値偏差及び変動に対して影響を
受ける欠点があり、ＬＳＩ化には適さない。また、上記
オフセット消去回路を集積化する場合半導体チップ上に
高精度に抵抗及びキャパシタを形成するので、１）抵抗
値の設定が困難、２）大きなチップ面積が必要であり、
さらに、オフセット除去のための、減算９判定及び減衰
の機能を持つ多数の回路が必要であり、ＬＳＩ化回路と
しては不十分であった。
本発明の目的は、スイッチトキパシタフィルタにおいて
、素子の初期値偏差、変動及びばらつきの影響を受けに
くく、シンプルな回路構成及びラフなオフセット検出回
路でオフセット電圧を自動的に低減できる、集積化に好
適なオフセット電圧自動補償回路を提案することにある
。
、素子の初期値偏差、変動及びばらつきの影響を受けに
くく、シンプルな回路構成及びラフなオフセット検出回
路でオフセット電圧を自動的に低減できる、集積化に好
適なオフセット電圧自動補償回路を提案することにある
。
上記目的を達成するために、本発明によるスイッチトキ
ャパシタフィルタの自動補償回路は、しゃ新局波数が信
号成分より十分に低いローパスフィルタ（オフセット電
圧検出回路）及び加算回路を具備することにより、抽出
したオフセット電圧とフィルタの出力とを前向き、また
は後向きに合成することにより、素子の初期値偏差及び
変動に対しての影響を受けにくくオフセット電圧を低減
できるようにした点に特徴を有する。
ャパシタフィルタの自動補償回路は、しゃ新局波数が信
号成分より十分に低いローパスフィルタ（オフセット電
圧検出回路）及び加算回路を具備することにより、抽出
したオフセット電圧とフィルタの出力とを前向き、また
は後向きに合成することにより、素子の初期値偏差及び
変動に対しての影響を受けにくくオフセット電圧を低減
できるようにした点に特徴を有する。
このような本発明を具体化する態様として次の如き手段
が挙げられる。
が挙げられる。
（１）スイッチトキャパシタフイルダの出力を加算回路
に接続し、この加算回路の出力をゲインｎ倍のオフセッ
ト電圧検出回路に接続し、さらに、オフセット電圧検出
回路の出力を上記加算回路に接続（フィードバック）す
ることににより、スイッチトキャパシタフィルタの出力
と合成し、オフセット電圧が自動的に低減した出力電圧
を得る。
に接続し、この加算回路の出力をゲインｎ倍のオフセッ
ト電圧検出回路に接続し、さらに、オフセット電圧検出
回路の出力を上記加算回路に接続（フィードバック）す
ることににより、スイッチトキャパシタフィルタの出力
と合成し、オフセット電圧が自動的に低減した出力電圧
を得る。
（２）スイッチトキャパシタフィルタの出力を、ゲイン
が１倍のオフセット電圧検出回路に接続し、さらに、加
算回路に上記オフセット電圧検出回路とスイッチトキャ
パシタフィルタの出力を接続することにより、オフセッ
ト電圧が自動的に差し引かれ、オフセット電圧が低減し
た出力電圧を得る。
が１倍のオフセット電圧検出回路に接続し、さらに、加
算回路に上記オフセット電圧検出回路とスイッチトキャ
パシタフィルタの出力を接続することにより、オフセッ
ト電圧が自動的に差し引かれ、オフセット電圧が低減し
た出力電圧を得る。
（３）スイッチトキャパシタフィルタの出力を、ゲイン
がｎ倍のオフセット電圧検出回路に接続し、さらに、オ
フセット電圧検出回路の出力を、上記スイッチトキャパ
シタフィルタの演算増幅器の＋側端子に接続することに
より、スイッチトキャパシタフィルタの出力と合成し、
オフセット電圧が自動的に低減した出力電圧を得るよう
にする。上記（１）及び（３）の方法をオフセット電圧
検出回路を後向き、（２）の方法を前向きに設けるとい
うことにする。
がｎ倍のオフセット電圧検出回路に接続し、さらに、オ
フセット電圧検出回路の出力を、上記スイッチトキャパ
シタフィルタの演算増幅器の＋側端子に接続することに
より、スイッチトキャパシタフィルタの出力と合成し、
オフセット電圧が自動的に低減した出力電圧を得るよう
にする。上記（１）及び（３）の方法をオフセット電圧
検出回路を後向き、（２）の方法を前向きに設けるとい
うことにする。
以下、本発明によるスイッチトキャパシタフィルタのオ
フセット電圧自動補償回路の実施例を、図面に基づいて
説明する。 ゛番こ示すように、公知の
スイッチトキャパシタフィルタ１．加算回路２．オフセ
ット電圧検出回路３により構成する。
フセット電圧自動補償回路の実施例を、図面に基づいて
説明する。 ゛番こ示すように、公知の
スイッチトキャパシタフィルタ１．加算回路２．オフセ
ット電圧検出回路３により構成する。
第１図に示す加算回路２は、スイッチトキャパシタ等価
抵抗４，５及び６．演算増幅器７で構成し、オフセット
電圧検出回路３は、スイッチトキャパシタ等価抵抗８及
び９．キャパシタ１０．演算増幅器１１で構成する。
抵抗４，５及び６．演算増幅器７で構成し、オフセット
電圧検出回路３は、スイッチトキャパシタ等価抵抗８及
び９．キャパシタ１０．演算増幅器１１で構成する。
次に、第１図において、加算回路２を構成するスイッチ
トキャパシタ等価抵抗４，５及び６の詳細回路を第２図
（ａ）及び第２図（ｂ）に示す。
トキャパシタ等価抵抗４，５及び６の詳細回路を第２図
（ａ）及び第２図（ｂ）に示す。
第２図（ａ）及び（ｂ）において、アナログスイッチ１
２，１３．１９及び２０は、第３図（ａ）のクロック信
号が“Ｈ”レベルのときにＯＮＬ、“Ｌ ″レベルのと
きにＯＦＦする。また、アナログスイッチ１４，１５，
１７及び１８は、第３図（ｂ）のクロック信号が“Ｈ”
レベルのときにＯＮＬ、、Ｌ”レベルのときにＯＦＦす
る。これら一連の動作をクロック周波数ｆ８で繰返すこ
とにより、次式に示す等価抵抗Ｒを実現する。
２，１３．１９及び２０は、第３図（ａ）のクロック信
号が“Ｈ”レベルのときにＯＮＬ、“Ｌ ″レベルのと
きにＯＦＦする。また、アナログスイッチ１４，１５，
１７及び１８は、第３図（ｂ）のクロック信号が“Ｈ”
レベルのときにＯＮＬ、、Ｌ”レベルのときにＯＦＦす
る。これら一連の動作をクロック周波数ｆ８で繰返すこ
とにより、次式に示す等価抵抗Ｒを実現する。
■
第２図（ａ）のスイッチトキャパシタ等価抵抗は、端子
Ａ、Ｂ間に、キャパシタＣ□もしくは０１′ が必ず
接続する。また、第２図（ｂ）のスイッチトキャパシタ
等価抵抗は、入力端子Ａの電圧の極性を反転して、端子
Ｂに伝達する特性、すなわちインバータとしての特性を
有する。従って、第２図（ａ）及び（ｂ）のスイッチト
キャパシタ等価抵抗で構成する。加算回路２は、−入力
端子と出力端子とが開放にならないため出力が飽和せず
、かつ、入力の一方が、極性反転するために、減算機能
を持つ加算回路である。
Ａ、Ｂ間に、キャパシタＣ□もしくは０１′ が必ず
接続する。また、第２図（ｂ）のスイッチトキャパシタ
等価抵抗は、入力端子Ａの電圧の極性を反転して、端子
Ｂに伝達する特性、すなわちインバータとしての特性を
有する。従って、第２図（ａ）及び（ｂ）のスイッチト
キャパシタ等価抵抗で構成する。加算回路２は、−入力
端子と出力端子とが開放にならないため出力が飽和せず
、かつ、入力の一方が、極性反転するために、減算機能
を持つ加算回路である。
次に第１図において、オフセット電圧検出回路３を構成
する、スイッチトキャパシタ等価抵抗８及び９の詳細回
路を第２図（Ｑ）に示す。第２図（Ｑ）において、アナ
ログスイッチ２２及び２３は、第３図（ａ）のクロック
信号が“Ｈ”レベルのときにＯＮＬ、、′Ｌ”レベルの
ときにＯＦＦする。また、アナログスイッチ２４及び２
５は、第３図（ｂ）のクロック信号が“Ｈ”レベルのと
きにＯＮＬ、′Ｌ”レベルのときにＯＦＦする。これら
一連の動作をクロック周波数ｆ８で繰返すことにより、
次式で示す入力側等価抵抗Ｒ及び帰還側等価抵抗Ｒ工が
実現できる。
する、スイッチトキャパシタ等価抵抗８及び９の詳細回
路を第２図（Ｑ）に示す。第２図（Ｑ）において、アナ
ログスイッチ２２及び２３は、第３図（ａ）のクロック
信号が“Ｈ”レベルのときにＯＮＬ、、′Ｌ”レベルの
ときにＯＦＦする。また、アナログスイッチ２４及び２
５は、第３図（ｂ）のクロック信号が“Ｈ”レベルのと
きにＯＮＬ、′Ｌ”レベルのときにＯＦＦする。これら
一連の動作をクロック周波数ｆ８で繰返すことにより、
次式で示す入力側等価抵抗Ｒ及び帰還側等価抵抗Ｒ工が
実現できる。
また、上記スイッチトキャパシタ等価抵抗Ｒ及びＲ′、
積分用キャパシタＣａ（第１図３内の１０）で構成する
オフセット電圧検出回路（第１図の３）の時定数τ、利
得係数Ｋ及び伝達関数を次式に示す。
積分用キャパシタＣａ（第１図３内の１０）で構成する
オフセット電圧検出回路（第１図の３）の時定数τ、利
得係数Ｋ及び伝達関数を次式に示す。
ω、 ω。
第４図（ａ）に、中心周波数をｆ、とする第１図に示す
スイッチトキャパシタフィルタ１のゲイン−周波数特性
例を示す。
スイッチトキャパシタフィルタ１のゲイン−周波数特性
例を示す。
第４図（ｂ）に、第１図に示すオフセット電圧検出回路
のゲイン−周波数特性例を示す。
のゲイン−周波数特性例を示す。
オフセット電圧検出回路は、オフセット電圧である直流
成分を検出し、加算回路に極性反転して加えるため、第
４図（ｂ）に示すように、ゲイン及び位相誤差を極めて
小さくするため、信号周波数領域を十分に減衰させる必
要がある。これゆえに、オフセット電圧検出回路は、（
６）式より、大きい時定数を必要とする。
成分を検出し、加算回路に極性反転して加えるため、第
４図（ｂ）に示すように、ゲイン及び位相誤差を極めて
小さくするため、信号周波数領域を十分に減衰させる必
要がある。これゆえに、オフセット電圧検出回路は、（
６）式より、大きい時定数を必要とする。
次に、本発明の詳細な説明する。
第１図において、スイッチトキャパシタフィルタ１に、
第５図（ａ）に示す正弦波電圧ｖｉを入力すると、演算
増幅器のオフセット及びスイッチングノイズ等によるオ
フセット電圧ｖ、１を含む、第５図（ｂ）に示す階段波
形■０、が出力される。
第５図（ａ）に示す正弦波電圧ｖｉを入力すると、演算
増幅器のオフセット及びスイッチングノイズ等によるオ
フセット電圧ｖ、１を含む、第５図（ｂ）に示す階段波
形■０、が出力される。
この出力電圧Ｖ。１及びゲインを１とするオフセット電
圧検出回路３の出力電圧ｖ、７を、加算回路に入力する
ことにより、第５図（ｃ）に示すように、オフセット電
圧が半減して■、２となる階段波形ｖａ２が出力される
。
圧検出回路３の出力電圧ｖ、７を、加算回路に入力する
ことにより、第５図（ｃ）に示すように、オフセット電
圧が半減して■、２となる階段波形ｖａ２が出力される
。
さらに、第１図において、オフセット電圧検出回路３の
ゲインを例えば１０倍にすると、加算回路２の出力は、
第５図（ｄ）に示すように、オフセット電圧が十分小さ
いｖ、２′に低減した階段波形ｖ、２′ が出力される
。
ゲインを例えば１０倍にすると、加算回路２の出力は、
第５図（ｄ）に示すように、オフセット電圧が十分小さ
いｖ、２′に低減した階段波形ｖ、２′ が出力される
。
すなわち、第１図において、オフセット電圧Ｖ、は、第
６図に示すように、オフセット電圧検出回路３のゲイン
を大きくするに伴い、低減できる。
６図に示すように、オフセット電圧検出回路３のゲイン
を大きくするに伴い、低減できる。
以上より、第１図の回路において、オフセット電圧検出
回路３の時定数及びゲインを十分大きくすることにより
、スイッチトキャパシタフィルタ１のオフセット自動補
償が可能となる。さらに、加算回路２及びオフセット電
圧検出回路３において発生するオフセット電圧も合わせ
て、補償できるものであることは言うまでもない。
回路３の時定数及びゲインを十分大きくすることにより
、スイッチトキャパシタフィルタ１のオフセット自動補
償が可能となる。さらに、加算回路２及びオフセット電
圧検出回路３において発生するオフセット電圧も合わせ
て、補償できるものであることは言うまでもない。
第１図において、加算回路２及びオフセット電圧検出回
路３はスイッチトキャパシタ等価抵抗を従来の抵抗素子
で構成できることは言うまでもない。さらに、モノリシ
ックＩＣ化する場合、加算回路２は演算が入力側と帰還
側のスイッチトキャパシタ等価抵抗のキャパシタの容量
比で実現できるので、高精度化可能である。オフセット
電圧検出回路３は、高精度化にする必要はなく、時定数
τ及びゲインが大きければよいので、大きな容量の積分
用キャパシタ１０をＩＣ外に設け、さらに、スイッチト
キャパシタ等価抵抗を従来の抵抗素子（拡散抵抗等）で
構成することも可能であり十分小さいエリアで実現でき
る。
路３はスイッチトキャパシタ等価抵抗を従来の抵抗素子
で構成できることは言うまでもない。さらに、モノリシ
ックＩＣ化する場合、加算回路２は演算が入力側と帰還
側のスイッチトキャパシタ等価抵抗のキャパシタの容量
比で実現できるので、高精度化可能である。オフセット
電圧検出回路３は、高精度化にする必要はなく、時定数
τ及びゲインが大きければよいので、大きな容量の積分
用キャパシタ１０をＩＣ外に設け、さらに、スイッチト
キャパシタ等価抵抗を従来の抵抗素子（拡散抵抗等）で
構成することも可能であり十分小さいエリアで実現でき
る。
次に、第７図に本発明の第２の実施例を示す。
３０により構成する。
第７図に示す加算回路２は、第１図において述べた加算
回路であり、スイッチトキャパシタ等価抵抗４，５及び
６．演算増幅器７で構成する。第７図に示すオフセット
電圧検出回路３０は、スイッチトキャパシタ等価抵抗２
７．キャパシタ２９゜演算増幅器２８で構成する。
回路であり、スイッチトキャパシタ等価抵抗４，５及び
６．演算増幅器７で構成する。第７図に示すオフセット
電圧検出回路３０は、スイッチトキャパシタ等価抵抗２
７．キャパシタ２９゜演算増幅器２８で構成する。
次に、第７図において、オフセット電圧検出回路３０を
構成するスイットキャパシタ等価抵抗２７の詳細回路を
第２図（Ｑ）に示す。第２図（Ｑ）においてアナログス
イッチ２２及び２３は、第３図（ａ）のクロック信号が
ＩＩ Ｈ１３レベルのときにＯＮＬ、、“Ｌ”レベルの
ときにＯＦＦする。
構成するスイットキャパシタ等価抵抗２７の詳細回路を
第２図（Ｑ）に示す。第２図（Ｑ）においてアナログス
イッチ２２及び２３は、第３図（ａ）のクロック信号が
ＩＩ Ｈ１３レベルのときにＯＮＬ、、“Ｌ”レベルの
ときにＯＦＦする。
また、アナログスイッチ２４及び２５は、第３図（ｂ）
のクロック信号が“Ｈ′″レベルのときにＯＮＬ、′Ｌ
”レベルのときにＯＦＦする。これら一連の動作をクロ
ック周波数ｆ、で繰返すことにより、次式に示すスイッ
トキャパシタ等価抵抗 タ等抵抗Ｒ９積分用キャパシタｃ４で□構成するオ
゛フセット電圧検出回路の時定数τおよび伝達関数を
次式に示す。
のクロック信号が“Ｈ′″レベルのときにＯＮＬ、′Ｌ
”レベルのときにＯＦＦする。これら一連の動作をクロ
ック周波数ｆ、で繰返すことにより、次式に示すスイッ
トキャパシタ等価抵抗 タ等抵抗Ｒ９積分用キャパシタｃ４で□構成するオ
゛フセット電圧検出回路の時定数τおよび伝達関数を
次式に示す。
ω・ ω。
第４図（ｂ）に、第７図に示すオフセット電圧検出回路
３０のゲイン−周波数特性例を示す。この場合演算増幅
器２８を、ボルテージフォロワ形にしているので、利得
係数には１となる。第７図においてオフセット電圧検出
回路３０は、オフセット電圧である直流成分を検出し、
直接、加算回路に極性反転して加えるため、第４図（ｂ
）に示すように、ゲイン及び位相誤差を極めて小さくす
るため、信号周波数領域を十分に減衰させる必要がある
。これゆえに、オフセット電圧検出回路は、（９）式よ
り、大きい時定数を必要とすることなどは、上記第１図
の実施例と全く同様である。
３０のゲイン−周波数特性例を示す。この場合演算増幅
器２８を、ボルテージフォロワ形にしているので、利得
係数には１となる。第７図においてオフセット電圧検出
回路３０は、オフセット電圧である直流成分を検出し、
直接、加算回路に極性反転して加えるため、第４図（ｂ
）に示すように、ゲイン及び位相誤差を極めて小さくす
るため、信号周波数領域を十分に減衰させる必要がある
。これゆえに、オフセット電圧検出回路は、（９）式よ
り、大きい時定数を必要とすることなどは、上記第１図
の実施例と全く同様である。
次に本発明の詳細な説明する。
第７図において、スイッチトキャパシタフィルタ１に、
第８図（ａ）に示す正弦波電圧Ｖｉを入力すると、演算
増幅器のオフセット及びスイッチングノイズ等によるオ
フセット電圧Ｖ、１を含む、第８図（ｂ）に示す階段波
形ｖ、１を出力する。この出力電圧ｖ、１をオフセット
検出回路３０に入力することにより、第８図（ｃ）に示
すように、オフセット電圧ｖ、１が検出できる。さらに
、加算回路２に上記スイッチトキャパゾタフィルタ１の
出力電圧Ｖ ６１及びオフセット電圧検出回路の出力電
圧、１を入力する。従って加算回路２は、第８図（ｄ）
に示すように、自ら発生するわずかなオフセット電圧ｖ
、３を含む、信号成分からオフセット電圧を減算した出
力電圧Ｖ。３が得られ、オフセット電圧自動補償できる
。
第８図（ａ）に示す正弦波電圧Ｖｉを入力すると、演算
増幅器のオフセット及びスイッチングノイズ等によるオ
フセット電圧Ｖ、１を含む、第８図（ｂ）に示す階段波
形ｖ、１を出力する。この出力電圧ｖ、１をオフセット
検出回路３０に入力することにより、第８図（ｃ）に示
すように、オフセット電圧ｖ、１が検出できる。さらに
、加算回路２に上記スイッチトキャパゾタフィルタ１の
出力電圧Ｖ ６１及びオフセット電圧検出回路の出力電
圧、１を入力する。従って加算回路２は、第８図（ｄ）
に示すように、自ら発生するわずかなオフセット電圧ｖ
、３を含む、信号成分からオフセット電圧を減算した出
力電圧Ｖ。３が得られ、オフセット電圧自動補償できる
。
本発明では、スイッチトキャパシタ１で発生するオフセ
ット電圧を忠実に補償するため、オフセット電圧検出回
路３０が、利得係数が１であることを特長としている。
ット電圧を忠実に補償するため、オフセット電圧検出回
路３０が、利得係数が１であることを特長としている。
第７図において、加算回路２及びオフセット電圧検出回
路３０は、スイッチトキャパシタ等価抵抗を従来の抵抗
素子でも構成できることは言うまでもない。
路３０は、スイッチトキャパシタ等価抵抗を従来の抵抗
素子でも構成できることは言うまでもない。
さらに、モノリシックＩＣ化する場合、加算回路２は、
第１図と同様、演算がスイッチトキャパシタ等価抵抗の
キャパシタの容量化で実現できるので、高精度化可能で
ある。オフセット電圧検出回路は、高精度化にする必要
はなく、ゲインが１、時定数τが十分大きければよいの
で、大きな容量の積分用キャパシタをＩＣ外に設け、さ
らに、スイッチトキャパシタ等価抵抗を従来の抵抗素子
（拡散抵抗等）で構成することも可能であり、十分小さ
いエリアで実現可能となる。
第１図と同様、演算がスイッチトキャパシタ等価抵抗の
キャパシタの容量化で実現できるので、高精度化可能で
ある。オフセット電圧検出回路は、高精度化にする必要
はなく、ゲインが１、時定数τが十分大きければよいの
で、大きな容量の積分用キャパシタをＩＣ外に設け、さ
らに、スイッチトキャパシタ等価抵抗を従来の抵抗素子
（拡散抵抗等）で構成することも可能であり、十分小さ
いエリアで実現可能となる。
フィルタ３９．オフセット電圧検出回路３により構成す
る。
る。
第９図に示すスイッチトキャパシタバンドパスフィルタ
３９は、スイッチトキャパシタ等価抵抗３１．３２，３
３及び３４、キャパシタ３５及び３６、演算増幅器３７
及び３８で構成する。
３９は、スイッチトキャパシタ等価抵抗３１．３２，３
３及び３４、キャパシタ３５及び３６、演算増幅器３７
及び３８で構成する。
次に、第９図において、スイッチトキャパシタバンドパ
スフィルタ３９及びオフセット電圧検出回路３を構成す
るスイッチトキャパシタ等価抵抗３１．３２．３３及び
３４の詳細回路を第２図（Ｑ）及び（ｄ）に示す。第２
図（ｃ）及び（ｄ）において、アナログスイッチ２２及
び２３は、第３図（ａ）のクロック信号がＨ”レベルの
ときにＯＮＬ、、′Ｌ″レベルのときにＯＦＦする。ま
た、アナログスイッチ２４及び２５は第３図（ｂ）のク
ロックが“Ｈ”レベルのときにＯＮ Ｌ 、Ｌ ”レベ
ルのときにＯＦＦする。これら一連の動作を第９図にお
いて、スイッチトキャパシタバンドパスフィルタの伝達
関数を次式に示す。
スフィルタ３９及びオフセット電圧検出回路３を構成す
るスイッチトキャパシタ等価抵抗３１．３２．３３及び
３４の詳細回路を第２図（Ｑ）及び（ｄ）に示す。第２
図（ｃ）及び（ｄ）において、アナログスイッチ２２及
び２３は、第３図（ａ）のクロック信号がＨ”レベルの
ときにＯＮＬ、、′Ｌ″レベルのときにＯＦＦする。ま
た、アナログスイッチ２４及び２５は第３図（ｂ）のク
ロックが“Ｈ”レベルのときにＯＮ Ｌ 、Ｌ ”レベ
ルのときにＯＦＦする。これら一連の動作を第９図にお
いて、スイッチトキャパシタバンドパスフィルタの伝達
関数を次式に示す。
Ｇ ＝ （１０）ｓ”
十−ｓ＋ω、′ ω、ニジゃ新局波数 Ｑ ：選択度 Ｈ：利得係数 次に本発明の詳細な説明する。
十−ｓ＋ω、′ ω、ニジゃ新局波数 Ｑ ：選択度 Ｈ：利得係数 次に本発明の詳細な説明する。
第９図においてスイッチトキャパシタバンドパスフイル
タ３９に第１図（ａ）に示す正弦波電圧■、を入力する
と、演算増幅器オフセット及びスイッチングノイズ等に
よるオフセット電圧ｖ０、を含む、第１０図（ｂ）に示
す階段波形Ｖ。１が出力される。この出力電圧をゲイン
が１のオフセット電圧検出回路３に入力し、さらに、オ
フセット電圧検出回路３の出力電圧を、バンドパスフィ
ルタ３９の演算増幅器３８の＋側入力端子に入力する）
ｊンとにより、第１０図（ｃ）に示すように、オフ−セ
ット電圧が半減してｖ、２となる階段波形ｖ、２が出力
される。
タ３９に第１図（ａ）に示す正弦波電圧■、を入力する
と、演算増幅器オフセット及びスイッチングノイズ等に
よるオフセット電圧ｖ０、を含む、第１０図（ｂ）に示
す階段波形Ｖ。１が出力される。この出力電圧をゲイン
が１のオフセット電圧検出回路３に入力し、さらに、オ
フセット電圧検出回路３の出力電圧を、バンドパスフィ
ルタ３９の演算増幅器３８の＋側入力端子に入力する）
ｊンとにより、第１０図（ｃ）に示すように、オフ−セ
ット電圧が半減してｖ、２となる階段波形ｖ、２が出力
される。
さらに、第９図において、オフセット電圧検出回路３の
ゲインを例えば１０倍にすると、スイッチトキャパシタ
バンドパスフィルタ３９の出力Ｖ、は第１０図（ｄ）に
示すように、オフセット電圧がさらに、十分小さいｖｖ
、、’ に低減した階段波形ｖ、２′ が出力される。
ゲインを例えば１０倍にすると、スイッチトキャパシタ
バンドパスフィルタ３９の出力Ｖ、は第１０図（ｄ）に
示すように、オフセット電圧がさらに、十分小さいｖｖ
、、’ に低減した階段波形ｖ、２′ が出力される。
すなわち、第９図において、オフセット電圧Ｖ、は、第
１１図に示すように、オフセット電圧検出回路３のゲイ
ンを大きくするに伴い、低減できる。
１１図に示すように、オフセット電圧検出回路３のゲイ
ンを大きくするに伴い、低減できる。
以上より、第９図の回路において、オフセット電圧検出
回！！８３の時定数およびゲインを十分太きくすること
により、スイッチトキャパシタバンドパスフィルタ３９
のオフセット自動補償が可能である。さらに、オフセッ
ト電圧と信号成分との加算を、スイッチトキャパシタバ
ンドパスフィルタ第９図において、オフセット電圧検出
回路３はスイッチトキャパシタ等価抵抗を従来の抵抗素
子（拡散抵抗等）で構成できることは言うまでもない。
回！！８３の時定数およびゲインを十分太きくすること
により、スイッチトキャパシタバンドパスフィルタ３９
のオフセット自動補償が可能である。さらに、オフセッ
ト電圧と信号成分との加算を、スイッチトキャパシタバ
ンドパスフィルタ第９図において、オフセット電圧検出
回路３はスイッチトキャパシタ等価抵抗を従来の抵抗素
子（拡散抵抗等）で構成できることは言うまでもない。
さらに、モノリシックＩＣ化する場合、オフセット電圧
検出回路３は、高精度化にする必要はなく、時定数τ及
びゲインが大きければよいので、大きな容量の積分用キ
ャパシタ１０をＩＤ外に設け、さらに、スイッチトキャ
パシタ等価抵抗を従来の抵抗素子（拡散抵抗等）で構成
することにより、小さいエリアで実現可能である。
検出回路３は、高精度化にする必要はなく、時定数τ及
びゲインが大きければよいので、大きな容量の積分用キ
ャパシタ１０をＩＤ外に設け、さらに、スイッチトキャ
パシタ等価抵抗を従来の抵抗素子（拡散抵抗等）で構成
することにより、小さいエリアで実現可能である。
また、バンドパスフィルタのみならず、ローパスフィル
タについても同様にオフセット自動補償可能である。第
１２図にスイッチトキャパシタローパスフィルタのオフ
セット電圧自動補償回路の構成例を示す。図ｔこおいて
、ローパスフィルタでは出力端子である第２段の演算増
幅器３８の出力を、オフセット電圧検出回路３に接続し
、さらに、オフセット電圧検出回路３の出力を、フィル
タの第１段の演算増幅器３７の＋側端子に接続すること
により、バンドパスフィルタと同様、オフセラ以上述べ
た如く、本発明によれば、スイッチトキャパシタフィル
タにおいて、演算増幅器のオフセット電圧及びスイッチ
ング動作によって発生するオフセット電圧を自動的に補
償でき、また、オフセット電圧の抽出部をラフな精度で
実現できるので、素子の初期値偏差及び変動に対して十
分対処でき、スイッチトキャパシタフィルタの特性を大
幅に向上しつる。従って、実用上のメリットは非常に大
きい。
タについても同様にオフセット自動補償可能である。第
１２図にスイッチトキャパシタローパスフィルタのオフ
セット電圧自動補償回路の構成例を示す。図ｔこおいて
、ローパスフィルタでは出力端子である第２段の演算増
幅器３８の出力を、オフセット電圧検出回路３に接続し
、さらに、オフセット電圧検出回路３の出力を、フィル
タの第１段の演算増幅器３７の＋側端子に接続すること
により、バンドパスフィルタと同様、オフセラ以上述べ
た如く、本発明によれば、スイッチトキャパシタフィル
タにおいて、演算増幅器のオフセット電圧及びスイッチ
ング動作によって発生するオフセット電圧を自動的に補
償でき、また、オフセット電圧の抽出部をラフな精度で
実現できるので、素子の初期値偏差及び変動に対して十
分対処でき、スイッチトキャパシタフィルタの特性を大
幅に向上しつる。従って、実用上のメリットは非常に大
きい。
第１図は本発明によるスイッチトキャパシタフィルタの
オフセット電圧自動補償回路の第１の実施例、第２図は
スイッチトキャパシタ等価抵抗の例を示す回路図、第３
図はスイッチング素子の駆動波形を示す波形図、第４図
は第１の実施例におけるスイッチトキャパシタフィルタ
及びオフセット電圧検出回路のゲイン−周波数特性例、
第５図は第１の実施例における各部の波形を示す波形図
、第６図は第１の実施例におけるオフセット電圧検出回
路のゲインに対するオフセット電圧、第７図は本発明に
よるスイッチトキャパシタフィルタのオフセット電圧自
動補償回路の第２の実施例、第８図は第２の実施例にお
ける各部の波形を示す波形図、第９図は本発明によるス
イッチトキャパシタフィルタのオフセット電圧自動補償
回路の第３の実施例、第１０図は第３の実施例における
各部の波形を示す波形図、第１１図は第３の実施例にお
けるオフセット検出回路のゲインに対するオフセット電
圧、第１２図は第３の実施例−の変形例を示す。
オフセット電圧自動補償回路の第１の実施例、第２図は
スイッチトキャパシタ等価抵抗の例を示す回路図、第３
図はスイッチング素子の駆動波形を示す波形図、第４図
は第１の実施例におけるスイッチトキャパシタフィルタ
及びオフセット電圧検出回路のゲイン−周波数特性例、
第５図は第１の実施例における各部の波形を示す波形図
、第６図は第１の実施例におけるオフセット電圧検出回
路のゲインに対するオフセット電圧、第７図は本発明に
よるスイッチトキャパシタフィルタのオフセット電圧自
動補償回路の第２の実施例、第８図は第２の実施例にお
ける各部の波形を示す波形図、第９図は本発明によるス
イッチトキャパシタフィルタのオフセット電圧自動補償
回路の第３の実施例、第１０図は第３の実施例における
各部の波形を示す波形図、第１１図は第３の実施例にお
けるオフセット検出回路のゲインに対するオフセット電
圧、第１２図は第３の実施例−の変形例を示す。
Claims (1)
- 【特許請求の範囲】 １、演算増幅器、所定周波数でスイッチングされるスイ
ッチング素子とキャパシタとで構成されるスイッチトキ
ャパシタフィルタにおいて、スイッチトキャパシタフィ
ルタの出力から直流分を検出する回路をスイッチトキャ
パシタに対して前向き又は後向きに設け、スイッチトキ
ャパシタフィルタ回路の出力と合成することを特徴とす
るスイッチトキャパシタフィルタのオフセット自動補償
回路。 ２、上記第１項において、該フィルタ出力を加算回路に
接続し、該加算回路出力をゲインｎ倍の直流分検出回路
に接続し、さらに、該直流分検出回路出力を該加算回路
にフィードバック接続することを特徴とするオフセット
自動補償回路。 ３、上記第１項において、該フィルタ出力をゲインが１
倍の直流分検出回路に接続し、さらに、加算回路に、該
直流分検出回路と該フィルタ出力を入力することを特徴
とするオフセット自動補償回路。 ４、上記第１項において、該フィルタ出力をゲインがｎ
倍の直流分検出回路に接続し、該出力を上記したスイッ
チトキャパシタフィルタ内の演算増幅器の＋側端子にフ
ィードバック接続するようにしたことを特徴とするオフ
セット自動補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036403A JPH0720049B2 (ja) | 1985-02-27 | 1985-02-27 | スイッチトキャパシタフィルタのオフセット補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036403A JPH0720049B2 (ja) | 1985-02-27 | 1985-02-27 | スイッチトキャパシタフィルタのオフセット補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196612A true JPS61196612A (ja) | 1986-08-30 |
| JPH0720049B2 JPH0720049B2 (ja) | 1995-03-06 |
Family
ID=12468874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036403A Expired - Lifetime JPH0720049B2 (ja) | 1985-02-27 | 1985-02-27 | スイッチトキャパシタフィルタのオフセット補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720049B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255118A (ja) * | 1985-05-07 | 1986-11-12 | Seiko Epson Corp | 半導体集積回路 |
| JPH04130591A (ja) * | 1989-12-23 | 1992-05-01 | Alcatel Nv | 複素数加重係数を有する加算増幅器およびそのような加算増幅器を備えたインターフェイス |
| JPH05275974A (ja) * | 1992-03-30 | 1993-10-22 | Japan Radio Co Ltd | スイッチド・キャパシタ・フィルタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143855A (en) * | 1979-04-25 | 1980-11-10 | Fujitsu Ltd | Offset compensating circuit |
| JPS5783829A (en) * | 1980-11-14 | 1982-05-25 | Fujitsu Ltd | Reference voltage generating circuit |
| JPS583308A (ja) * | 1981-06-29 | 1983-01-10 | Nec Corp | オフセツト消去回路 |
-
1985
- 1985-02-27 JP JP60036403A patent/JPH0720049B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143855A (en) * | 1979-04-25 | 1980-11-10 | Fujitsu Ltd | Offset compensating circuit |
| JPS5783829A (en) * | 1980-11-14 | 1982-05-25 | Fujitsu Ltd | Reference voltage generating circuit |
| JPS583308A (ja) * | 1981-06-29 | 1983-01-10 | Nec Corp | オフセツト消去回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255118A (ja) * | 1985-05-07 | 1986-11-12 | Seiko Epson Corp | 半導体集積回路 |
| JPH04130591A (ja) * | 1989-12-23 | 1992-05-01 | Alcatel Nv | 複素数加重係数を有する加算増幅器およびそのような加算増幅器を備えたインターフェイス |
| JPH05275974A (ja) * | 1992-03-30 | 1993-10-22 | Japan Radio Co Ltd | スイッチド・キャパシタ・フィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720049B2 (ja) | 1995-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Silva-Martinez et al. | A 10.7-MHz 68-dB SNR CMOS continuous-time filter with on-chip automatic tuning | |
| US5699006A (en) | DC blocking apparatus and technique for sampled data filters | |
| JP3841428B2 (ja) | 電荷移送装置 | |
| JPS61214615A (ja) | 集積回路 | |
| TW200300557A (en) | Sampling and hold circuit | |
| US5424675A (en) | Full differential type analog circuit having parallel oppositely connected capacitors to eliminate unbalanced parasitic capacitances | |
| US4527133A (en) | Self-balancing current sources for a delta modulator | |
| JPS61196612A (ja) | スイッチトキャパシタフィルタのオフセット補償回路 | |
| JP3404538B2 (ja) | 位相検出用フィルタ回路 | |
| JPH1013188A (ja) | フィルタの自動調整回路 | |
| JPS6041810A (ja) | アクティブ・ロ−パス・フィルタ | |
| JP2521540B2 (ja) | 容量測定回路 | |
| JP2866399B2 (ja) | 振幅減衰器 | |
| JPH0380369B2 (ja) | ||
| JPH01258188A (ja) | 加算器 | |
| JP3099679B2 (ja) | 低域ろ波回路 | |
| JPS636887Y2 (ja) | ||
| Karki | Fully differential amplifier design in high-speed data acquisition systems | |
| US5039890A (en) | Integratable filter circuit | |
| JPS62196919A (ja) | 比較器 | |
| JPH04172004A (ja) | 差動回路 | |
| Wyszyński et al. | A current-mode biquadratic amplitude equalizer | |
| JPH02288411A (ja) | 帯域通過特性を有する集積フイルタ回路 | |
| JPS59148413A (ja) | 前置増幅器 | |
| JPS6115633Y2 (ja) |