JPH0720049B2 - スイッチトキャパシタフィルタのオフセット補償回路 - Google Patents
スイッチトキャパシタフィルタのオフセット補償回路Info
- Publication number
- JPH0720049B2 JPH0720049B2 JP60036403A JP3640385A JPH0720049B2 JP H0720049 B2 JPH0720049 B2 JP H0720049B2 JP 60036403 A JP60036403 A JP 60036403A JP 3640385 A JP3640385 A JP 3640385A JP H0720049 B2 JPH0720049 B2 JP H0720049B2
- Authority
- JP
- Japan
- Prior art keywords
- switched capacitor
- offset voltage
- circuit
- filter
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、スイツチトキヤパシタフイルタに係り、特に
スイツチトキヤパシタフイルタに生じるオフセツト電圧
を自動的に補償するオフセツト自動補償回路に関する。
スイツチトキヤパシタフイルタに生じるオフセツト電圧
を自動的に補償するオフセツト自動補償回路に関する。
近年、微細加工技術及びMOSアナログ技術の進歩によ
り、モノリシツクIC化が実現できるスイツチトキヤパシ
タフイルタが注目されている。スイツチトキヤパシタフ
イルタはスイツチング素子のスイツチング動作に伴うス
パイクノイズ等により、大きなオフセツト電圧が発生
し、広入力レンジを確保できない問題点がある。
り、モノリシツクIC化が実現できるスイツチトキヤパシ
タフイルタが注目されている。スイツチトキヤパシタフ
イルタはスイツチング素子のスイツチング動作に伴うス
パイクノイズ等により、大きなオフセツト電圧が発生
し、広入力レンジを確保できない問題点がある。
上記問題点を解決する手法としては、フイルタの後段に
減算回路，判定回路，減衰回路及び積分回路等を設け、
判定回路の入力及び出力電圧の差（誤差電圧）を抽出
し、減衰回路を介しさらに、積分回路で積分することに
より、オフセツト量を推定し、フイルタの出力信号から
上記オフセツト量を引き去ることによりオフセツトのな
い信号を得る方式（特開昭58−3308）等がある。
減算回路，判定回路，減衰回路及び積分回路等を設け、
判定回路の入力及び出力電圧の差（誤差電圧）を抽出
し、減衰回路を介しさらに、積分回路で積分することに
より、オフセツト量を推定し、フイルタの出力信号から
上記オフセツト量を引き去ることによりオフセツトのな
い信号を得る方式（特開昭58−3308）等がある。
この手法などでは、オフセツト補償するためのアルゴリ
ズムが複雑であり、また、誤差電圧を抽出する判定回
路，減算回路及び減衰回路は高精度化する必要があり、
そのため各素子を高精度にしなければならない欠点があ
る。すなわち、素子の初期値偏差及び変動に対して影響
を受ける欠点があり、LSI化には適さない。また、上記
オフセツト消去回路を集積化する場合半導体チツプ上に
高精度に抵抗及びキヤパシタを形成するので、１）抵抗
値の設定が困難、２）大きなチツプ面積が必要であり、
さらに、オフセツト除去のための、減算，判定及び減衰
の機能を持つ多数の回路が必要であり、LSI化回路とし
ては不十分であつた。
ズムが複雑であり、また、誤差電圧を抽出する判定回
路，減算回路及び減衰回路は高精度化する必要があり、
そのため各素子を高精度にしなければならない欠点があ
る。すなわち、素子の初期値偏差及び変動に対して影響
を受ける欠点があり、LSI化には適さない。また、上記
オフセツト消去回路を集積化する場合半導体チツプ上に
高精度に抵抗及びキヤパシタを形成するので、１）抵抗
値の設定が困難、２）大きなチツプ面積が必要であり、
さらに、オフセツト除去のための、減算，判定及び減衰
の機能を持つ多数の回路が必要であり、LSI化回路とし
ては不十分であつた。
本発明の目的は、スイツチトキヤパシタフイルタにおい
て、素子の初期値偏差，変動及びばらつきの影響を受け
にくく、シンプルな回路構成及びラフなオフセツト検出
回路でオフセツト電圧を自動的に低減できる、集積化に
好適なオフセツト電圧自動補償回路を提案することにあ
る。
て、素子の初期値偏差，変動及びばらつきの影響を受け
にくく、シンプルな回路構成及びラフなオフセツト検出
回路でオフセツト電圧を自動的に低減できる、集積化に
好適なオフセツト電圧自動補償回路を提案することにあ
る。
上記目的を達成するために、本発明によるスイツチトキ
ヤパシタフイルタの自動補償回路は、しや断周波数が信
号成分より十分に低いローパスフイルタ（オフセツト電
圧検出回路）及び加算回路を具備することにより、抽出
したオフセツト電圧とフイルタとの出力とを前向き、ま
たは後向きに合成することにより、素子の初期値偏差及
び変動に対しての影響を受けにくくオフセツト電圧を低
減できるようにした点に特徴を有する。
ヤパシタフイルタの自動補償回路は、しや断周波数が信
号成分より十分に低いローパスフイルタ（オフセツト電
圧検出回路）及び加算回路を具備することにより、抽出
したオフセツト電圧とフイルタとの出力とを前向き、ま
たは後向きに合成することにより、素子の初期値偏差及
び変動に対しての影響を受けにくくオフセツト電圧を低
減できるようにした点に特徴を有する。
このような発明を具体化する態様として次の如き手段が
挙げられる。
挙げられる。
（１） スイツチトキヤパシタフイルタの出力を加算回
路に接続し、この加算回路の出力をゲインｎ倍のオフセ
ツト電圧検出回路に接続し、さらに、オフセツト電圧検
出回路の出力を上記加算回路に接続（フイードバツク）
することににより、スイツチトキヤパシタフイルタの出
力と合成し、オフセツト電圧が自動的に低減した出力電
圧を得る。
路に接続し、この加算回路の出力をゲインｎ倍のオフセ
ツト電圧検出回路に接続し、さらに、オフセツト電圧検
出回路の出力を上記加算回路に接続（フイードバツク）
することににより、スイツチトキヤパシタフイルタの出
力と合成し、オフセツト電圧が自動的に低減した出力電
圧を得る。
（２） スイツチトキヤパシタフイルタの出力を、ゲイ
ンが１倍のオフセツト電圧検出回路に接続し、さらに、
加算回路に上記オフセツト電圧検出回路とスイツチトキ
ヤパシタフイルタの出力を接続することにより、オフセ
ツト電圧が自動的に差し引かれ、オフセツト電圧が低減
した出力電圧を得る。
ンが１倍のオフセツト電圧検出回路に接続し、さらに、
加算回路に上記オフセツト電圧検出回路とスイツチトキ
ヤパシタフイルタの出力を接続することにより、オフセ
ツト電圧が自動的に差し引かれ、オフセツト電圧が低減
した出力電圧を得る。
（３） スイツチトキヤパシタフイルタの出力を、ゲイ
ンがｎ倍のオフセツト電圧検出回路に接続し、さらに、
オフセツト電圧検出回路の出力を、上記スイツチトキヤ
パシタフイルタの演算増幅器の＋側端子に接続すること
により、スイツチトキヤパシタフイルタの出力と合成
し、オフセツト電圧が自動的に低減した出力電圧を得る
ようにする。上記（１）及び（３）の方法をオフセツト
電圧検出回路を後向き、（２）の方法を前向きに設ける
ということにする。
ンがｎ倍のオフセツト電圧検出回路に接続し、さらに、
オフセツト電圧検出回路の出力を、上記スイツチトキヤ
パシタフイルタの演算増幅器の＋側端子に接続すること
により、スイツチトキヤパシタフイルタの出力と合成
し、オフセツト電圧が自動的に低減した出力電圧を得る
ようにする。上記（１）及び（３）の方法をオフセツト
電圧検出回路を後向き、（２）の方法を前向きに設ける
ということにする。
以下、本発明によるスイツチトキヤパシタフイルタのオ
フセツト電圧自動補償回路の実施例を、図面に基づいて
説明する。
フセツト電圧自動補償回路の実施例を、図面に基づいて
説明する。
第１図に本発明の第１の実施例を示す。第１図に示すよ
うに、公知のスイツチトキヤパシタフイルタ1,加算回路
2,オフセツト電圧検出回路３により構成する。
うに、公知のスイツチトキヤパシタフイルタ1,加算回路
2,オフセツト電圧検出回路３により構成する。
第１図に示す加算回路２は、スイツチトキヤパシタ等価
抵抗4,5及び6,演算増幅器７で構成し、オフセツト電圧
検出回路３は、スイツチトキヤパシタ等価抵抗８及び9,
キヤパシタ10,演算増幅器11で構成する。
抵抗4,5及び6,演算増幅器７で構成し、オフセツト電圧
検出回路３は、スイツチトキヤパシタ等価抵抗８及び9,
キヤパシタ10,演算増幅器11で構成する。
次に、第１図において、加算回路２を構成するスイツチ
トキヤパシタ等価抵抗4,5及び６の詳細回路を第２図
（ａ）及び第２図（ｂ）に示す。第２図（ａ）及び
（ｂ）において、アナログスイツチ12,13,19及び20は、
第３図（ａ）のクロツク信号が“H"レベルのときにON
し、“L"レベルのときにOFFする。また、アナログスイ
ツチ14,15,17及び18は、第３図（ｂ）のクロツク信号が
“H"レベルのときにONし、“L"レベルのときにOFFす
る。これら一連の動作をクロツク周波数ｓで繰返すこ
とにより、次式に示す等価抵抗Ｒを実現する。
トキヤパシタ等価抵抗4,5及び６の詳細回路を第２図
（ａ）及び第２図（ｂ）に示す。第２図（ａ）及び
（ｂ）において、アナログスイツチ12,13,19及び20は、
第３図（ａ）のクロツク信号が“H"レベルのときにON
し、“L"レベルのときにOFFする。また、アナログスイ
ツチ14,15,17及び18は、第３図（ｂ）のクロツク信号が
“H"レベルのときにONし、“L"レベルのときにOFFす
る。これら一連の動作をクロツク周波数ｓで繰返すこ
とにより、次式に示す等価抵抗Ｒを実現する。
第２図（ａ）のスイツチトキヤパシタ等価抵抗は、端子
A,B間に、キヤパシタC1もしくはC1′が必ず接続する。
また、第２図（ｂ）のスイツチトキヤパシタ等価抵抗
は、入力端子Ａの電圧の極性を反転して、端子Ｂに伝達
する特性、すなわちインバータとしての特性を有する。
従つて、第２図（ａ）及び（ｂ）のスイツチトキヤパシ
タ等価抵抗で構成する。加算回路２は、−入力端子と出
力端子とが開放にならないため出力が飽和せず、かつ、
入力の一方が、極性反転するために、減算機能を持つ加
算回路である。
A,B間に、キヤパシタC1もしくはC1′が必ず接続する。
また、第２図（ｂ）のスイツチトキヤパシタ等価抵抗
は、入力端子Ａの電圧の極性を反転して、端子Ｂに伝達
する特性、すなわちインバータとしての特性を有する。
従つて、第２図（ａ）及び（ｂ）のスイツチトキヤパシ
タ等価抵抗で構成する。加算回路２は、−入力端子と出
力端子とが開放にならないため出力が飽和せず、かつ、
入力の一方が、極性反転するために、減算機能を持つ加
算回路である。
次に第１図において、オフセツト電圧検出回路３を構成
する、スイツチトキヤパシタ等価抵抗８及び９の詳細回
路を第２図（ｃ）に示す。第２図（ｃ）において、アナ
ロクスイツチ22及び23は、第３図（ａ）のクロツク信号
が“H"レベルのときにONし、“L"レベルのときにOFFす
る。また、アナログスイツチ24及び25は、第３図（ｂ）
のクロツク信号が“H"レベルのときにONし、“L"レベル
のときにOFFする。これら一連の動作をクロツク周波数
ｓで繰返すことにより、次式で示す入力側等価抵抗Ｒ
及び帰還側等価抵抗R1が実現できる。
する、スイツチトキヤパシタ等価抵抗８及び９の詳細回
路を第２図（ｃ）に示す。第２図（ｃ）において、アナ
ロクスイツチ22及び23は、第３図（ａ）のクロツク信号
が“H"レベルのときにONし、“L"レベルのときにOFFす
る。また、アナログスイツチ24及び25は、第３図（ｂ）
のクロツク信号が“H"レベルのときにONし、“L"レベル
のときにOFFする。これら一連の動作をクロツク周波数
ｓで繰返すことにより、次式で示す入力側等価抵抗Ｒ
及び帰還側等価抵抗R1が実現できる。
また、上記スイツチトキヤパシタ等価抵抗Ｒ及びＲ′、
積分用キヤパシタC3（第１図３内の10）で構成するオフ
セツト電圧検出回路（第１図の３）の時定数τ，利得係
数Ｋ及び伝達関数を次式に示す。
積分用キヤパシタC3（第１図３内の10）で構成するオフ
セツト電圧検出回路（第１図の３）の時定数τ，利得係
数Ｋ及び伝達関数を次式に示す。
第４図（ａ）に、中心周波数をｏとする第１図に示す
スイツチトキヤパシタフイルタの１ゲイン−周波数特性
例を示す。
スイツチトキヤパシタフイルタの１ゲイン−周波数特性
例を示す。
第４図（ｂ）に、第１図に示すオフセツト電圧検出回路
のゲイン−周波数特性例を示す。
のゲイン−周波数特性例を示す。
オフセツト電圧検出回路は、オフセツト電圧である直流
成分を検出し、加算回路に極性反転して加えるため、第
４図（ｂ）に示すように、ゲイン及び位相誤差を極めて
小さくするため、信号周波数領域を十分に減衰させる必
要がある。これゆえに、オフセツト電圧検出回路は、
（６）式より、大きい時定数を必要とする。
成分を検出し、加算回路に極性反転して加えるため、第
４図（ｂ）に示すように、ゲイン及び位相誤差を極めて
小さくするため、信号周波数領域を十分に減衰させる必
要がある。これゆえに、オフセツト電圧検出回路は、
（６）式より、大きい時定数を必要とする。
次に、本発明の動作を説明する。
第１図において、スイツチトキヤパシタフイルタ１に、
第５図（ａ）に示す正弦波電源Viを入力すると、演算増
幅器のオフセツト及びスイツチングノイズ等によるオフ
セツト電圧Ve1を含む、第５図（ｂ）に示す段階波形Vo1
が出力される。この出力電圧Vo1及びゲインを１とする
オフセツト電圧検出回路３の出力電圧VoFを、加算回路
に入力することにより、第５図（ｃ）に示すように、オ
フセツト電圧が半減してVe2となる段階波形Vo2が出力さ
れる。
第５図（ａ）に示す正弦波電源Viを入力すると、演算増
幅器のオフセツト及びスイツチングノイズ等によるオフ
セツト電圧Ve1を含む、第５図（ｂ）に示す段階波形Vo1
が出力される。この出力電圧Vo1及びゲインを１とする
オフセツト電圧検出回路３の出力電圧VoFを、加算回路
に入力することにより、第５図（ｃ）に示すように、オ
フセツト電圧が半減してVe2となる段階波形Vo2が出力さ
れる。
さらに、第１図において、オフセツト電圧検出回路３の
ゲインを例えば10倍にすると、加算回路２の出力は、第
５図（ｄ）に示すように、オフセツト電圧が十分小さい
Ve2′に低減した階段波形Vo2′が出力される。
ゲインを例えば10倍にすると、加算回路２の出力は、第
５図（ｄ）に示すように、オフセツト電圧が十分小さい
Ve2′に低減した階段波形Vo2′が出力される。
すなわち、第１図において、オフセツト電圧Veは、第６
図に示すように、オフセツト電圧検出回路３のゲインを
大きくするに伴い、低減できる。
図に示すように、オフセツト電圧検出回路３のゲインを
大きくするに伴い、低減できる。
以上より、第１図の回路において、オフセツト電圧検出
回路３の時定数及びゲインを十分大きくすることによ
り、スイツチトキヤパシタフィルタ１のオフセツト自動
補償が可能となる。さらに、加算回路２及びオフセツト
電圧検出回路３において発生するオフセツト電圧を合わ
せて、補償できるものであることは言うまでもない。
回路３の時定数及びゲインを十分大きくすることによ
り、スイツチトキヤパシタフィルタ１のオフセツト自動
補償が可能となる。さらに、加算回路２及びオフセツト
電圧検出回路３において発生するオフセツト電圧を合わ
せて、補償できるものであることは言うまでもない。
第１図において、加算回路２及びオフセツト電圧検出回
路３はスイツチトキヤパシタ等価抵抗を従来の抵抗素子
で構成できることは言うまでもない。さらに、モノリシ
ツクIC化する場合、加算回路２は演算が入力側と帰還側
のスイツチトキヤパシタ等価抵抗のキヤパシタの容量比
で実現できるので、高精度化可能である。オフセツト電
圧検出回路３は、高精度化にする必要はなく、時定数τ
及びゲインが大きければよいので、大きな容量の積分用
キヤパシタ10をIC外に設け、さらに、スイツチトキヤパ
シタ等価抵抗を従来の抵抗素子（拡散抵抗等）で構成す
ることも可能であり十分小さいエリアで実現できる。
路３はスイツチトキヤパシタ等価抵抗を従来の抵抗素子
で構成できることは言うまでもない。さらに、モノリシ
ツクIC化する場合、加算回路２は演算が入力側と帰還側
のスイツチトキヤパシタ等価抵抗のキヤパシタの容量比
で実現できるので、高精度化可能である。オフセツト電
圧検出回路３は、高精度化にする必要はなく、時定数τ
及びゲインが大きければよいので、大きな容量の積分用
キヤパシタ10をIC外に設け、さらに、スイツチトキヤパ
シタ等価抵抗を従来の抵抗素子（拡散抵抗等）で構成す
ることも可能であり十分小さいエリアで実現できる。
次に、第７図に本発明の第２の実施例を示す。
第７図に示すように、スイツチトキヤパシタフイルタ1,
加算回路2,オフセツト電圧検出回路30により構成する。
加算回路2,オフセツト電圧検出回路30により構成する。
第７図に示す加算回路２は、第１図において述べた加算
回路であり、スイツチトキヤパシタ等価抵抗4,5及び6,
演算増幅器７で構成する。第７図に示すオフセツト電圧
検出回路30は、スイツチトキヤパシタ等価抵抗27,キヤ
パシタ29,演算増幅器28で構成する。
回路であり、スイツチトキヤパシタ等価抵抗4,5及び6,
演算増幅器７で構成する。第７図に示すオフセツト電圧
検出回路30は、スイツチトキヤパシタ等価抵抗27,キヤ
パシタ29,演算増幅器28で構成する。
次に、第７図において、オフセツト電圧検出回路30を構
成するスイツトキヤパシタ等価抵抗27の詳細回路を第２
図（ｃ）に示す。第２図（ｃ）においてアナログスイチ
22及び23は第３図（ａ）のクロツク信号が“H"レベルの
ときにONし、“L"レベルのときにOFFする。また、アナ
ログスイツチ24及び25は、第３図（ｂ）のクロツク信号
が“H"レベルのときにONし、“L"レベルのときにOFFす
る。これら一連の動作をクロツク周波数ｓで繰返すこ
とにより、次式に示すスイツチトキヤパシタ等価抵抗が
実現する。
成するスイツトキヤパシタ等価抵抗27の詳細回路を第２
図（ｃ）に示す。第２図（ｃ）においてアナログスイチ
22及び23は第３図（ａ）のクロツク信号が“H"レベルの
ときにONし、“L"レベルのときにOFFする。また、アナ
ログスイツチ24及び25は、第３図（ｂ）のクロツク信号
が“H"レベルのときにONし、“L"レベルのときにOFFす
る。これら一連の動作をクロツク周波数ｓで繰返すこ
とにより、次式に示すスイツチトキヤパシタ等価抵抗が
実現する。
また、第７図において上記スイツチトキヤパシタ等抵抗
R,積分用キヤパシタC4で構成するオフセツト電圧検出回
路の時定数τおよび伝達関数を次式に示す。
R,積分用キヤパシタC4で構成するオフセツト電圧検出回
路の時定数τおよび伝達関数を次式に示す。
第４図（ｂ）に、第７図に示すオフセツト電圧検出回路
30のゲイン−周波数特性例を示す。この場合演算増幅器
28を、ボルテージフオロワ形にしているので、利得係数
Ｋは１となる。第７図においてオフセツト電圧検出回路
30は、オフセツト電圧である直流成分を検出し、直接、
加算回路に極性反転して加えるため、第４図（ｂ）に示
すように、ゲイン及び位相誤差を極めて小さくするた
め、信号周波数領域を十分に減衰させる必要がある。こ
れゆえに、オフセツト電圧検出回路は、（９）式より、
大きい時定数を必要とすることなどは、上記第１図の実
施例と全く同様である。
30のゲイン−周波数特性例を示す。この場合演算増幅器
28を、ボルテージフオロワ形にしているので、利得係数
Ｋは１となる。第７図においてオフセツト電圧検出回路
30は、オフセツト電圧である直流成分を検出し、直接、
加算回路に極性反転して加えるため、第４図（ｂ）に示
すように、ゲイン及び位相誤差を極めて小さくするた
め、信号周波数領域を十分に減衰させる必要がある。こ
れゆえに、オフセツト電圧検出回路は、（９）式より、
大きい時定数を必要とすることなどは、上記第１図の実
施例と全く同様である。
次に本発明の動作を説明する。
第７図において、スイツチトキヤパシタフイルタ１に、
第８図（ａ）に示す正弦波電圧Viを入力すると、演算増
幅器のオフセツト及びスイツチングノイズ等によるオフ
セツト電圧Ve1を含む第８図（ｂ）に示す階段波形Vo1を
出力する。この出力電圧Vo1をオフセツト検出回路30に
入力することにより、第８図（ｃ）に示すように、オフ
セツト電圧Ve1が検出できる。さらに、加算回路２に上
記スイツチトキヤパシタフイルタ１の出力電圧Vo1及び
オフセツト電圧検出回路の出力電圧e1を入力する。従つ
て加算回路２は、第８図（ｄ）に示すように、自ら発生
するわずかなオフセツト電圧Ve3を含む、信号成分から
オフセツト電圧を減算した出力電圧Vo3が得られ、オフ
セツト電圧自動補償できる。
第８図（ａ）に示す正弦波電圧Viを入力すると、演算増
幅器のオフセツト及びスイツチングノイズ等によるオフ
セツト電圧Ve1を含む第８図（ｂ）に示す階段波形Vo1を
出力する。この出力電圧Vo1をオフセツト検出回路30に
入力することにより、第８図（ｃ）に示すように、オフ
セツト電圧Ve1が検出できる。さらに、加算回路２に上
記スイツチトキヤパシタフイルタ１の出力電圧Vo1及び
オフセツト電圧検出回路の出力電圧e1を入力する。従つ
て加算回路２は、第８図（ｄ）に示すように、自ら発生
するわずかなオフセツト電圧Ve3を含む、信号成分から
オフセツト電圧を減算した出力電圧Vo3が得られ、オフ
セツト電圧自動補償できる。
本発明では、スイツチトキヤパシタ１で発生するオフセ
ツト電圧を忠実に補償するため、オフセツト電圧検出回
路30が、利得係数が１であることを特長としている。
ツト電圧を忠実に補償するため、オフセツト電圧検出回
路30が、利得係数が１であることを特長としている。
第７図において、加算回路２及びオフセツト電圧検出回
路30は、スイツチトキヤパシタ等価抵抗を従来の抵抗素
子でも構成できることは言うまでもない。
路30は、スイツチトキヤパシタ等価抵抗を従来の抵抗素
子でも構成できることは言うまでもない。
さらに、モノリシツクIC化する場合、加算回路２は、第
１図と同様、演算がスイツチトキヤパシタ等価抵抗のキ
ヤパシタの容量化で実現できるので、高精度化可能であ
る。オフセツト電圧検出回路は、高精度化にする必要は
なく、ゲインが１、時定数τが十分大きければよいの
で、大きな容量の積分用キヤパシタをIC外に設け、さら
に、スイツチトキヤパシタ等価抵抗を従来の抵抗素子
（拡散抵抗等）で構成することも可能であり、十分小さ
いエリアで実現可能となる。
１図と同様、演算がスイツチトキヤパシタ等価抵抗のキ
ヤパシタの容量化で実現できるので、高精度化可能であ
る。オフセツト電圧検出回路は、高精度化にする必要は
なく、ゲインが１、時定数τが十分大きければよいの
で、大きな容量の積分用キヤパシタをIC外に設け、さら
に、スイツチトキヤパシタ等価抵抗を従来の抵抗素子
（拡散抵抗等）で構成することも可能であり、十分小さ
いエリアで実現可能となる。
第９図に本発明の第３の実施例を示す。第９図に示すよ
うに、スイツチトキヤパシタバンドパスフイルタ39,オ
フセツト電圧検出回路３により構成する。
うに、スイツチトキヤパシタバンドパスフイルタ39,オ
フセツト電圧検出回路３により構成する。
第９図に示すスイツチトキヤパシタバンドパスフイルタ
39は、スイツチトキヤパシタ等価抵抗31,32,33及び34、
キヤパシタ35及び36、演算増幅器37及び38で構成する。
39は、スイツチトキヤパシタ等価抵抗31,32,33及び34、
キヤパシタ35及び36、演算増幅器37及び38で構成する。
次に、第９図において、スイツチトキヤパシタバンドパ
スフイルタ39及びオフセツト電圧検出回路３を構成する
スイツチトキヤパシタ等価抵抗31,32,33及び34の詳細回
路を第２図（ｃ）及び（ｄ）に示す。第２図（ｃ）及び
（ｄ）において、アナログスイツチ22及び23は、第３図
（ａ）のクロツク信号が“H"レベルのときにONし、“L"
レベルのときにOFFする。また、アナログスイツチ24及
び25は第３図（ｂ）のクロツクが“H"レベルのときにON
し、“L"レベルのときにOFFする。これら一連の動作を
クロツク周波数ｓで繰返すことにより、（２）式に示
す等価抵抗Ｒが実現する。
スフイルタ39及びオフセツト電圧検出回路３を構成する
スイツチトキヤパシタ等価抵抗31,32,33及び34の詳細回
路を第２図（ｃ）及び（ｄ）に示す。第２図（ｃ）及び
（ｄ）において、アナログスイツチ22及び23は、第３図
（ａ）のクロツク信号が“H"レベルのときにONし、“L"
レベルのときにOFFする。また、アナログスイツチ24及
び25は第３図（ｂ）のクロツクが“H"レベルのときにON
し、“L"レベルのときにOFFする。これら一連の動作を
クロツク周波数ｓで繰返すことにより、（２）式に示
す等価抵抗Ｒが実現する。
第９図において、スイツチトキヤパシタバンドパスフイ
ルタの伝達関数を次式に示す。
ルタの伝達関数を次式に示す。
ωo:しや断周波数 Q:選択度 H:利得係数 次に本発明の動作を説明する。
第９図においてスイツチトキヤパシタバンドパスフイル
タ39に第１図（ａ）に示す正弦波電圧Viを入力すると、
演算増幅器オフセツト及びスイツチングノイズ等による
オフセツト電圧Ve1を含む、第10図（ｂ）に示す階段波
形Vo1が出力される。この出力電圧をゲインが１のオフ
セツト電圧検出回路３に入力し、さらに、オフセツオ電
圧検出回路３の出力電圧を、バンドパスフイルタ39の演
算増幅器38の＋側入力端子に入力することにより、第10
図（ｃ）に示すように、オフセツト電圧が半減してVe2
となる階段波形Vo2が出力される。
タ39に第１図（ａ）に示す正弦波電圧Viを入力すると、
演算増幅器オフセツト及びスイツチングノイズ等による
オフセツト電圧Ve1を含む、第10図（ｂ）に示す階段波
形Vo1が出力される。この出力電圧をゲインが１のオフ
セツト電圧検出回路３に入力し、さらに、オフセツオ電
圧検出回路３の出力電圧を、バンドパスフイルタ39の演
算増幅器38の＋側入力端子に入力することにより、第10
図（ｃ）に示すように、オフセツト電圧が半減してVe2
となる階段波形Vo2が出力される。
さらに、第９図において、オフセツト電圧検出回路３の
ゲインを例えば10倍にすると、スイツチトキヤパシタバ
ンドパスフイルタ39の出力Voは第10図（ｄ）に示すよう
に、オフセツト電圧がさらに、十分小さいVVe2′に低減
した階段波形Vo2′が出力される。
ゲインを例えば10倍にすると、スイツチトキヤパシタバ
ンドパスフイルタ39の出力Voは第10図（ｄ）に示すよう
に、オフセツト電圧がさらに、十分小さいVVe2′に低減
した階段波形Vo2′が出力される。
すなわち、第９図において、オフセツト電圧Veは、第11
図に示すように、オフセツト電圧検出回路３のゲインを
大きくするに伴い、低減できる。
図に示すように、オフセツト電圧検出回路３のゲインを
大きくするに伴い、低減できる。
以上より、第９図の回路において、オフセツト電圧検出
回路３の時定数およびゲインを十分大きくすることによ
り、スイツトキヤパシタバンドパスフイルタ39のオフセ
ツト自動補償が可能である。さらに、オフセツト電圧と
信号成分との加算を、スイツチトキヤパシタバンドパス
フイルタ39内の演算増幅器38にて行うため、加算回路が
省略できる。
回路３の時定数およびゲインを十分大きくすることによ
り、スイツトキヤパシタバンドパスフイルタ39のオフセ
ツト自動補償が可能である。さらに、オフセツト電圧と
信号成分との加算を、スイツチトキヤパシタバンドパス
フイルタ39内の演算増幅器38にて行うため、加算回路が
省略できる。
第９図において、オフセツト電圧検出回路３はスイツチ
トキヤパシタ等価抵抗を従来の抵抗素子（拡散抵抗等）
で構成できることは言うまでもない。さらに、モノリシ
ツクIC化する場合、オフセツト電圧検出回路３は、高精
度化にする必要はなく、時定数τ及びゲインが大きけれ
ばよいので、大きな容量の積分用キヤパシタ10をID外に
設け、さらに、スイツチトキヤパシタ等価抵抗を従来の
抵抗素子（拡散抵抗等）で構成することにより、小さい
エリアで実現可能である。
トキヤパシタ等価抵抗を従来の抵抗素子（拡散抵抗等）
で構成できることは言うまでもない。さらに、モノリシ
ツクIC化する場合、オフセツト電圧検出回路３は、高精
度化にする必要はなく、時定数τ及びゲインが大きけれ
ばよいので、大きな容量の積分用キヤパシタ10をID外に
設け、さらに、スイツチトキヤパシタ等価抵抗を従来の
抵抗素子（拡散抵抗等）で構成することにより、小さい
エリアで実現可能である。
また、バンドパスフイルタのみならず、ローパスフイル
タについても同様にオフセツト自動補償可能である。第
12図にスイツチトキヤパシタローパスフイルタのオフセ
ツト電圧自動補償回路の構成例を示す。図において、ロ
ーパスフイルタでは出力端子である第２段の演算増幅器
38の出力を、オフセツト電圧検出回路３に接続し、さら
に、オフセツト電圧検出回路３の出力を、フイルタの第
１段の演算増幅器37の＋側端子に接続することにより、
バンドパスフイルタと同様、オフセツト電圧が低減でき
ることは容易に理解できる。
タについても同様にオフセツト自動補償可能である。第
12図にスイツチトキヤパシタローパスフイルタのオフセ
ツト電圧自動補償回路の構成例を示す。図において、ロ
ーパスフイルタでは出力端子である第２段の演算増幅器
38の出力を、オフセツト電圧検出回路３に接続し、さら
に、オフセツト電圧検出回路３の出力を、フイルタの第
１段の演算増幅器37の＋側端子に接続することにより、
バンドパスフイルタと同様、オフセツト電圧が低減でき
ることは容易に理解できる。
以上述べた如く、本発明によれば、スイツチトキヤパシ
タフイルタにおいて、演算増幅器のオフセツト電圧及び
スイツチング動作によつて発生するオフセツト電圧を自
動的に補償でき、また、オフセツト電圧の抽出部をラフ
な精度で実現できるので、素子の初期値偏差及び変動に
対して十分対処でき、スイツチトキヤパシタフイルタの
特性を大幅に向上しうる。従つて、実用上のメリツトは
非常に大きい。
タフイルタにおいて、演算増幅器のオフセツト電圧及び
スイツチング動作によつて発生するオフセツト電圧を自
動的に補償でき、また、オフセツト電圧の抽出部をラフ
な精度で実現できるので、素子の初期値偏差及び変動に
対して十分対処でき、スイツチトキヤパシタフイルタの
特性を大幅に向上しうる。従つて、実用上のメリツトは
非常に大きい。
第１図は本発明によるスイツチトキヤパシタフイルタの
オフセツト電圧自動補償回路の第１の実施例，第２図は
スイツチトキヤパシタ等価抵抗の例を示す回路図、第３
図はスイツチング素子の駆動波形を示す波形図、第４図
は第１の実施例におけるスイツチトキヤパシタフイルタ
及びオフセツト電圧検出回路のゲイン−周波数特性例、
第５図は第１の実施例における各部の波形を示す波形
図、第６図は第１の実施例におけるオフセツト電圧検出
回路のゲインに対するオフセツト電圧、第７図は本発明
によるスイツチトキヤパシタフイルタのオフセツト電圧
自動補償回路の第２の実施例、第８図は第２の実施例に
おける各部の波形を示す波形図、第９図は本発明による
スイツチトキヤパシタフイルタのオフセツト電圧自動補
償回路の第３の実施例、第10図は第３の実施例における
各部の波形を示す波形図、第11図は第３の実施例におけ
るオフセツト検出回路のゲインに対するオフセツト電
圧、第12図は第３の実施例の変形例を示す。
オフセツト電圧自動補償回路の第１の実施例，第２図は
スイツチトキヤパシタ等価抵抗の例を示す回路図、第３
図はスイツチング素子の駆動波形を示す波形図、第４図
は第１の実施例におけるスイツチトキヤパシタフイルタ
及びオフセツト電圧検出回路のゲイン−周波数特性例、
第５図は第１の実施例における各部の波形を示す波形
図、第６図は第１の実施例におけるオフセツト電圧検出
回路のゲインに対するオフセツト電圧、第７図は本発明
によるスイツチトキヤパシタフイルタのオフセツト電圧
自動補償回路の第２の実施例、第８図は第２の実施例に
おける各部の波形を示す波形図、第９図は本発明による
スイツチトキヤパシタフイルタのオフセツト電圧自動補
償回路の第３の実施例、第10図は第３の実施例における
各部の波形を示す波形図、第11図は第３の実施例におけ
るオフセツト検出回路のゲインに対するオフセツト電
圧、第12図は第３の実施例の変形例を示す。
Claims (2)
- 【請求項１】スイッチトキャパシタフィルタの出力に重
畳するオフセットを補償するスイッチトキャパシタフィ
ルタのオフセット補償回路において、 前記スイッチトキャパシタフィルタの出力部に演算増幅
器とスイッチトキャパシタ等価抵抗とで構成される加算
回路を接続し、 前記加算回路の直流分を検出し、前記検出した値を前記
加算回路の演算増幅器に入力するオフセット電圧検出回
路であって、 前記オフセット電圧検出回路は前記加算回路からの出力
を第１スイッチトキャパシタ等価抵抗を介して演算増幅
器の反転入力部に入力し、第２スイッチトキャパシタ等
価抵抗とキャパシタとを並列接続してネガティブフィー
ドバックをかけ、第１スイッチトキャパシタ等価抵抗と
第２スイッチトキャパシタ等価抵抗とによりゲインｎ倍
とすることを特徴とするスイッチトキャパシタフィルタ
のオフセット補償回路。 - 【請求項２】スイッチトキャパシタフィルタに演算増幅
器を有するバンドパスフィルタを含み前記スイッチトキ
ャパシタフィルタの出力に重畳するオフセットを補償す
るスイッチトキャパシタフィルタのオフセット補償回路
において、 前記スイッチトキャパシタフィルタの出力部の直流分を
検出し、前記検出した値を前記バンドパスフィルタの演
算増幅器の非反転入力部に入力するオフセット電圧検出
回路であって、 前記オフセット電圧検出回路は前記スイッチトキャパシ
タフィルタの出力を第１スイッチトキャパシタ等価抵抗
を介して演算増幅器の反転入力部に入力し、第２スイッ
チトキャパシタ等価抵抗とキャパシタとを並列接続して
ネガティブフィードバックをかけ、第１スイッチトキャ
パシタ等価抵抗と第２スイッチトキャパシタ等価抵抗と
によりゲインｎ倍とすることを特徴とするスイッチトキ
ャパシタフィルタのオフセット補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036403A JPH0720049B2 (ja) | 1985-02-27 | 1985-02-27 | スイッチトキャパシタフィルタのオフセット補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036403A JPH0720049B2 (ja) | 1985-02-27 | 1985-02-27 | スイッチトキャパシタフィルタのオフセット補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196612A JPS61196612A (ja) | 1986-08-30 |
| JPH0720049B2 true JPH0720049B2 (ja) | 1995-03-06 |
Family
ID=12468874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036403A Expired - Lifetime JPH0720049B2 (ja) | 1985-02-27 | 1985-02-27 | スイッチトキャパシタフィルタのオフセット補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720049B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770966B2 (ja) * | 1985-05-07 | 1995-07-31 | セイコーエプソン株式会社 | 半導体集積回路 |
| DE3942757A1 (de) * | 1989-12-23 | 1991-06-27 | Standard Elektrik Lorenz Ag | Summierverstaerker mit einem komplexen gewichtungsfaktor und schnittstelle mit einem solchen summierverstaerker |
| JP3336463B2 (ja) * | 1992-03-30 | 2002-10-21 | 新日本無線株式会社 | スイッチド・キャパシタ・フィルタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143855A (en) * | 1979-04-25 | 1980-11-10 | Fujitsu Ltd | Offset compensating circuit |
| JPS5783829A (en) * | 1980-11-14 | 1982-05-25 | Fujitsu Ltd | Reference voltage generating circuit |
| JPS583308A (ja) * | 1981-06-29 | 1983-01-10 | Nec Corp | オフセツト消去回路 |
-
1985
- 1985-02-27 JP JP60036403A patent/JPH0720049B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61196612A (ja) | 1986-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5699006A (en) | DC blocking apparatus and technique for sampled data filters | |
| EP0362935A2 (en) | Drain-biassed transresistance device | |
| Song et al. | Switched-capacitor high-Q bandpass filters for IF applications | |
| KR950014094B1 (ko) | 샘플된 아날로그 전기신호 처리방법 및 장치 | |
| Hsu et al. | Design of low-frequency low-pass filters for biomedical applications | |
| Hughes et al. | An 8 MHz, 80 Ms/s switched-current filter | |
| TW200300557A (en) | Sampling and hold circuit | |
| US20090302934A1 (en) | Low-consumption switched-capacitor circuit | |
| US4626678A (en) | Light detecting circuit | |
| JPH0211172B2 (ja) | ||
| GB2198307A (en) | Avoiding d.c. offsets and crossover distortion in voltage-to-current converters | |
| FR2523783A1 (fr) | Filtre electrique polyvalent | |
| JP3483565B2 (ja) | 複数の入力信号を積分する方法および装置 | |
| JPH0720049B2 (ja) | スイッチトキャパシタフィルタのオフセット補償回路 | |
| US4988952A (en) | High Q switched capacitor filter having internal thin-film resistors | |
| JPS5837955A (ja) | ノイズ除去装置 | |
| JP3404538B2 (ja) | 位相検出用フィルタ回路 | |
| JPH1013188A (ja) | フィルタの自動調整回路 | |
| JP3179838B2 (ja) | ノイズ検出回路 | |
| JP2866399B2 (ja) | 振幅減衰器 | |
| JPS6041810A (ja) | アクティブ・ロ−パス・フィルタ | |
| JPH01246912A (ja) | ローパスフィルタ | |
| Ndjountche et al. | Dynamic analog resonator-based adaptive filters | |
| Wallinga et al. | An electrically programmable CCD transversal filter with variable capacitance weight factors | |
| JPS63249382A (ja) | 光電変換素子の信号抽出回路 |