JPS61196614A - チヨツパ型比較器 - Google Patents
チヨツパ型比較器Info
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- JPS61196614A JPS61196614A JP3960085A JP3960085A JPS61196614A JP S61196614 A JPS61196614 A JP S61196614A JP 3960085 A JP3960085 A JP 3960085A JP 3960085 A JP3960085 A JP 3960085A JP S61196614 A JPS61196614 A JP S61196614A
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- JP
- Japan
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- switch
- input
- inverter
- voltage
- capacitor
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はチョッパ型比較器に関し、特に消費電力が小
さいチョッパ型比較器に関するものである。
さいチョッパ型比較器に関するものである。
［従来の技術］
第２図は従来のチョッパ型比較器の一例の構成を示す接
続図である。初めに、この比較器の構成について説明す
る。図において、チョッパ型比較器は、大きくは入力切
換回路１と、ＣＭＯＳインバータ２と、このインバータ
の入出力間に並列に接続されるスイッチ３と、入力切換
回路１をＣＭＯＳインバータ２に容量結合するコンデン
サ４と、出力端子９から構成される。さらに詳細に説明
すると、入力切換回路１は、一方の導通端子が入力電圧
Ｖａｎが入力される入力端子１００に接続され、他方の
導通端子がコンデンサ４に接続されるスイッチ５と、一
方の導通端子が基準電圧Ｖｒｅｆが入力される入力端子
２００に接続され、他方の導通端子がコンデンサ４に接
続されるスイッチ６とから構成される。スイッチ３．５
．６はそれぞれＭ ＯＳ電界効果トランジスタなどの半
導体素子である。５１．５２はスイッチ５のグー１一端
子であり、６１．６２はスイッチ６のゲート端子であり
、３１．３２はスイッチ３のゲート端子である。
続図である。初めに、この比較器の構成について説明す
る。図において、チョッパ型比較器は、大きくは入力切
換回路１と、ＣＭＯＳインバータ２と、このインバータ
の入出力間に並列に接続されるスイッチ３と、入力切換
回路１をＣＭＯＳインバータ２に容量結合するコンデン
サ４と、出力端子９から構成される。さらに詳細に説明
すると、入力切換回路１は、一方の導通端子が入力電圧
Ｖａｎが入力される入力端子１００に接続され、他方の
導通端子がコンデンサ４に接続されるスイッチ５と、一
方の導通端子が基準電圧Ｖｒｅｆが入力される入力端子
２００に接続され、他方の導通端子がコンデンサ４に接
続されるスイッチ６とから構成される。スイッチ３．５
．６はそれぞれＭ ＯＳ電界効果トランジスタなどの半
導体素子である。５１．５２はスイッチ５のグー１一端
子であり、６１．６２はスイッチ６のゲート端子であり
、３１．３２はスイッチ３のゲート端子である。
これらのゲート端子にクロック信号φ、φが与えられ、
スイッチ３．５．６はそれぞれこのクロック信号によっ
てその開閉が制御される。このとき、スイッチ５とスイ
ッチ３．６は相補的に開閉する。
スイッチ３．５．６はそれぞれこのクロック信号によっ
てその開閉が制御される。このとき、スイッチ５とスイ
ッチ３．６は相補的に開閉する。
ＣＭＯＳインバータ２はｐチャンネルＭＯ８電界効果ト
ランジスタ（以下ｐＭＯ８ＦＥＴと略記する）７とｎチ
ャンネルＭＯ８電界効果トランジスタ（以下ｎＭＯ８Ｆ
ＥＴと略記する）８から構成される。ｐ ＭＯ８ＦＥＴ
２の一方の電極は電圧Ｖ。０が与えられる電源端子１３
′に接続され、その他方の電極はｎＭＯ８ＦＥＴ８の一
方の電極に接続される。ｎ ＭＯ８ＦＥＴ８の他方の電
極は接地される。ＣＭＯＳインバータ２およびスイッチ
３は出力端子９に接続される。
ランジスタ（以下ｐＭＯ８ＦＥＴと略記する）７とｎチ
ャンネルＭＯ８電界効果トランジスタ（以下ｎＭＯ８Ｆ
ＥＴと略記する）８から構成される。ｐ ＭＯ８ＦＥＴ
２の一方の電極は電圧Ｖ。０が与えられる電源端子１３
′に接続され、その他方の電極はｎＭＯ８ＦＥＴ８の一
方の電極に接続される。ｎ ＭＯ８ＦＥＴ８の他方の電
極は接地される。ＣＭＯＳインバータ２およびスイッチ
３は出力端子９に接続される。
次に、このチョッパ型比較器の動作について説明する。
゛第３図はｃｖｏｓインバー゛夕２の入出力特性を示す
図である。同図における曲線ａはＣＭＯＳインバータ２
への入力電圧（横軸）に対する出力電圧（縦軸）の関係
を示している。
図である。同図における曲線ａはＣＭＯＳインバータ２
への入力電圧（横軸）に対する出力電圧（縦軸）の関係
を示している。
まず初めに、クロック信号φ、φにより、基準電圧Ｖｙ
ａｆ が入力される入力端子２００に接続されたスイ
ッチ６およびＣＭＯＳインバータ２の入出力間に並列に
接続されたスイッチ３が閉じ、入力電圧Ｖａｎが入力さ
れる入力端子２００に接続されたスイッチ５が開く。こ
こで、スイッチ３はこの初期状態においてＣＭＯＳイン
バータ２の入出力間のバイアス電圧を安定化するもので
ある。
ａｆ が入力される入力端子２００に接続されたスイ
ッチ６およびＣＭＯＳインバータ２の入出力間に並列に
接続されたスイッチ３が閉じ、入力電圧Ｖａｎが入力さ
れる入力端子２００に接続されたスイッチ５が開く。こ
こで、スイッチ３はこの初期状態においてＣＭＯＳイン
バータ２の入出力間のバイアス電圧を安定化するもので
ある。
上記のシャント状態においては、ＣＭＯＳインバータ２
の入出力電圧は等しくなる。したがって、初期状態にお
けるＣＭＯＳインバータ２の入出力間のバイアス電圧は
、第３図における直線ａと直線すの交点であるｄ点（Ｖ
ｌ、Ｊ 、 Ｖ）Ｊ ）における入出力電圧となる
。またこのシャント状態で、コンデンサ４は、スイッチ
６を介して入力される基準電圧Ｖ ｖｔｆ からＣＭ
ＯＳインバータ２の上記のバイアス電圧Ｖ ＆ａｌ
を差し引いた電圧で充電される。
の入出力電圧は等しくなる。したがって、初期状態にお
けるＣＭＯＳインバータ２の入出力間のバイアス電圧は
、第３図における直線ａと直線すの交点であるｄ点（Ｖ
ｌ、Ｊ 、 Ｖ）Ｊ ）における入出力電圧となる
。またこのシャント状態で、コンデンサ４は、スイッチ
６を介して入力される基準電圧Ｖ ｖｔｆ からＣＭ
ＯＳインバータ２の上記のバイアス電圧Ｖ ＆ａｌ
を差し引いた電圧で充電される。
上記の初期状態において、各々のクロック信号φ、φが
反転すると、スイッチ６およびスイッチ３は開き、スイ
ッチ５が閉じ、入力電圧Ｖａｎのサンプリング期間に・
入る。このサンプリング期間において、入力電圧ｖｌｎ
が基準電圧ＶＹｅ干 よりも高いかあるいは低い場合、
コンデンサ４を介するＣＭＯＳインバータ２への入力電
圧の変化はそれぞれ正あるいは負になり、ＣＭＯＳイン
バータ２の出力電圧レベルは、第３図のｄ点からＯある
いはＶ。０に近づき、一定の確定した論理状態に入る。
反転すると、スイッチ６およびスイッチ３は開き、スイ
ッチ５が閉じ、入力電圧Ｖａｎのサンプリング期間に・
入る。このサンプリング期間において、入力電圧ｖｌｎ
が基準電圧ＶＹｅ干 よりも高いかあるいは低い場合、
コンデンサ４を介するＣＭＯＳインバータ２への入力電
圧の変化はそれぞれ正あるいは負になり、ＣＭＯＳイン
バータ２の出力電圧レベルは、第３図のｄ点からＯある
いはＶ。０に近づき、一定の確定した論理状態に入る。
従来のチョッパ型比較器は以上のように構成され、特に
高速Ａ／ＤＩ換器においては、このようなチョッパ型比
較器を並列に多数使用して入り信号のレベル比較を行な
っている。
高速Ａ／ＤＩ換器においては、このようなチョッパ型比
較器を並列に多数使用して入り信号のレベル比較を行な
っている。
［発明が解決しようとする問題点］
しかしながら、上述のように構成されたチョッパ型比較
器では、初期状態において、スイッチ３が閉じてＣＭＯ
Ｓインバータ２の入出力間がシャントされているとき、
ＣＭＯＳインバータ２の入出力電圧は第３図のｄ点で示
す値になり、この状態でＣＭＯＳインバータ２を構成す
るｐＭＯ８ＦＥＴ７およびｎ ＭＯ３ＦＥＴ８は双方共
にＯＮ状態となる。ここで、第３図における曲線Ｃは、
ＣＭＯＳインバータ２への入力電圧（横軸）に対してＤ
ＭＯ８ＦＥＴ７からｎ ＭＯ８ＦＥＴ８へ流れる貫通
電流（縦軸）を示す曲線である。入出カシヤント状態、
すなわちｄ点において第３図に示されるように貫通電流
が最大となり、このようなチョッパ型比較器を多数使用
する高速Ａ／Ｄ変換器などにおいては、初期状態すなわ
ちシャント期間中における消費電力が非常に大きくなる
という欠点があった。
器では、初期状態において、スイッチ３が閉じてＣＭＯ
Ｓインバータ２の入出力間がシャントされているとき、
ＣＭＯＳインバータ２の入出力電圧は第３図のｄ点で示
す値になり、この状態でＣＭＯＳインバータ２を構成す
るｐＭＯ８ＦＥＴ７およびｎ ＭＯ３ＦＥＴ８は双方共
にＯＮ状態となる。ここで、第３図における曲線Ｃは、
ＣＭＯＳインバータ２への入力電圧（横軸）に対してＤ
ＭＯ８ＦＥＴ７からｎ ＭＯ８ＦＥＴ８へ流れる貫通
電流（縦軸）を示す曲線である。入出カシヤント状態、
すなわちｄ点において第３図に示されるように貫通電流
が最大となり、このようなチョッパ型比較器を多数使用
する高速Ａ／Ｄ変換器などにおいては、初期状態すなわ
ちシャント期間中における消費電力が非常に大きくなる
という欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、初期状態における消費電力の増大を防ぐこと
ができるチョッパ型比較器を提供することを目的とする
。
たもので、初期状態における消費電力の増大を防ぐこと
ができるチョッパ型比較器を提供することを目的とする
。
［問題点を解決するための手段］
この発明に係るチョッパ型比較器は、初期状態において
、第２の電圧源によりコンデンサの充電およびインバー
タのバイアシングを行ない、かつインバータへの電力を
供給しないようにしたものである。
、第２の電圧源によりコンデンサの充電およびインバー
タのバイアシングを行ない、かつインバータへの電力を
供給しないようにしたものである。
［作用］
この発明における初期状態においては、上記コンデンサ
および上記インバータの接続点と、上記第２の電圧源間
に接続される第３のスイッチ手段は上記クロック信号に
より閉じるように制御され、かつ上記インバータは該ク
ロック信号により電力が供給されないように制御される
。
および上記インバータの接続点と、上記第２の電圧源間
に接続される第３のスイッチ手段は上記クロック信号に
より閉じるように制御され、かつ上記インバータは該ク
ロック信号により電力が供給されないように制御される
。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例であるチョッパ型比較器の
構成を示す接続図である。初めに、この装置の構成につ
いて説明する。図において、このチョッパ型比較器は、
大きくは入力切換回路１と、ＣＭＯＳクロックドインバ
ータ２０と、バイアス供給回路３０と、入力切換回路１
をＣＭＯＳクロックドインバータ２０およびバイアス供
給回路３０に容量結合するコンデンサ４と、出力端子９
とから構成される。ＣＭＯＳクロックドインバータ２０
は、スイッチであるｌ）ＭＯ８ＦＥＴ１０と、ｐＭＯ８
ＦＥＴ７と、ｎＭＯ８ＦＥＴ８と、スイッチであるｎ
ＭＯ８ＦＥＴ１１から構成される。
構成を示す接続図である。初めに、この装置の構成につ
いて説明する。図において、このチョッパ型比較器は、
大きくは入力切換回路１と、ＣＭＯＳクロックドインバ
ータ２０と、バイアス供給回路３０と、入力切換回路１
をＣＭＯＳクロックドインバータ２０およびバイアス供
給回路３０に容量結合するコンデンサ４と、出力端子９
とから構成される。ＣＭＯＳクロックドインバータ２０
は、スイッチであるｌ）ＭＯ８ＦＥＴ１０と、ｐＭＯ８
ＦＥＴ７と、ｎＭＯ８ＦＥＴ８と、スイッチであるｎ
ＭＯ８ＦＥＴ１１から構成される。
ｐＭＯ８ＦＥＴ１０の一方の電極は電圧Ｖｏｏが与えら
れる電源端子１３′に接続され、その他方の電極はＥＩ
ＭＯ８ＦＥＴ７に接続される。ｎＭ。
れる電源端子１３′に接続され、その他方の電極はＥＩ
ＭＯ８ＦＥＴ７に接続される。ｎＭ。
５ＦＥＴ１１の一方の電極はｎ ＭＯ８ＦＥＴ８に接続
され、その他方の電極は接地される。１１Ｍ０８ＦＥＴ
１０およびｎ ＭＯ８ＦＥＴ１１のゲート電極にクロッ
ク信号φ、φが与えられる。ＤＭＯ８ＦＥＴＩＯのスイ
ッチとｎＭＯ８ＦＥＴ１１のスイッチはそれぞれこのク
ロック信号によりその開閉が制御され、これらスイッチ
によりＣＭＯＳクロックドインバータ２０への電極供給
が制御される。バイアス供給回路３０は、第３図のｄ点
での電圧Ｖ １）ａｔを発生するバイアス電圧１１［１
２と、その電位をコンデンサ４およびＣＭＯＳクロック
ドインバータ２０に伝達するスイッチ１３から構成され
る。スイッチ１３のゲート端子１３１．１３２にクロッ
ク信号φ、φが与えられ、スイッチ１３はこのクロック
信号によりその開閉が制御される。スイッチ１３はスイ
ッチ５と相補的に開閉する。
され、その他方の電極は接地される。１１Ｍ０８ＦＥＴ
１０およびｎ ＭＯ８ＦＥＴ１１のゲート電極にクロッ
ク信号φ、φが与えられる。ＤＭＯ８ＦＥＴＩＯのスイ
ッチとｎＭＯ８ＦＥＴ１１のスイッチはそれぞれこのク
ロック信号によりその開閉が制御され、これらスイッチ
によりＣＭＯＳクロックドインバータ２０への電極供給
が制御される。バイアス供給回路３０は、第３図のｄ点
での電圧Ｖ １）ａｔを発生するバイアス電圧１１［１
２と、その電位をコンデンサ４およびＣＭＯＳクロック
ドインバータ２０に伝達するスイッチ１３から構成され
る。スイッチ１３のゲート端子１３１．１３２にクロッ
ク信号φ、φが与えられ、スイッチ１３はこのクロック
信号によりその開閉が制御される。スイッチ１３はスイ
ッチ５と相補的に開閉する。
次に、この比較器の動作について説明する。まず初めに
、クロック信号φ、φにより、基準電圧■□ｅｆが入力
される入力端子２００に接続されたスイッチ６およびバ
イアス電圧１ｉ１２に接続されたスイッチ１３が閉じ、
入力電圧Ｖ、。が入力される入力端子１００に接続され
たスイッチ５およびＣＭＯＳクロックドインバータ２０
への電力供給を制御する１１ ＭＯ８ＦＥＴ１０のスイ
ッチ、０ＭＯ８ＦＥＴ１１のスイッチが関（。ここで、
スイッチ１３はコンデンサ４の一端およびＣＭＯＳクロ
ックドインバータ２０の入力端子を第３図のｄ点でのＶ
″１．Ａｌｌにバイアスするためのものであり、ｐ Ｍ
Ｏ８ＦＥＴＩ Ｏのスイッチ、ｎ ＭＯ８ＦＥＴ１１の
スイッチはこの初期状態において第３図のｄ点上でのＣ
ＭＯＳクロックドインバータ２０の貫通電流を遮断する
ためのものである。またこの状態で、コンデンサ４は（
Ｖ？、ｆＶ ｂユｔ）なる電圧で充電される。
、クロック信号φ、φにより、基準電圧■□ｅｆが入力
される入力端子２００に接続されたスイッチ６およびバ
イアス電圧１ｉ１２に接続されたスイッチ１３が閉じ、
入力電圧Ｖ、。が入力される入力端子１００に接続され
たスイッチ５およびＣＭＯＳクロックドインバータ２０
への電力供給を制御する１１ ＭＯ８ＦＥＴ１０のスイ
ッチ、０ＭＯ８ＦＥＴ１１のスイッチが関（。ここで、
スイッチ１３はコンデンサ４の一端およびＣＭＯＳクロ
ックドインバータ２０の入力端子を第３図のｄ点でのＶ
″１．Ａｌｌにバイアスするためのものであり、ｐ Ｍ
Ｏ８ＦＥＴＩ Ｏのスイッチ、ｎ ＭＯ８ＦＥＴ１１の
スイッチはこの初期状態において第３図のｄ点上でのＣ
ＭＯＳクロックドインバータ２０の貫通電流を遮断する
ためのものである。またこの状態で、コンデンサ４は（
Ｖ？、ｆＶ ｂユｔ）なる電圧で充電される。
上述の初期状態において、各クロック信号φ。
φが反転すると、スイッチ６およびスイッチ１３は開き
、スイッチ５．Ｉ）ＭＯ８ＦＥＴ１０のスイッチおよび
ｎ ＭＯ８ＦＥＴ１１のスイッチが閉じ、入力電圧Ｖａ
ｎのサンプリング期間に入る。ここで、Ｄ ＭＯ８ＦＥ
Ｔ１０のスイッチ、０ＭＯ８ＦＥＴ１１のスイッチはこ
のサンプリング期間においてＣＭＯＳクロックドインバ
ータ２０に電力を供給し通常の反転動作を行なわせるた
めのものである。
、スイッチ５．Ｉ）ＭＯ８ＦＥＴ１０のスイッチおよび
ｎ ＭＯ８ＦＥＴ１１のスイッチが閉じ、入力電圧Ｖａ
ｎのサンプリング期間に入る。ここで、Ｄ ＭＯ８ＦＥ
Ｔ１０のスイッチ、０ＭＯ８ＦＥＴ１１のスイッチはこ
のサンプリング期間においてＣＭＯＳクロックドインバ
ータ２０に電力を供給し通常の反転動作を行なわせるた
めのものである。
上述のサンプリング期間においては、従来のチョッパ型
比較器と同様な動作を行なう。
比較器と同様な動作を行なう。
なお、上記実施例ではチョッパ型比較器を０ＭＯ８で構
成したが、スイッチを他のスイッチング素子で構成して
もよいし、またＣＭＯＳクロックドインバータもクロッ
ク信号でインバータへの電力供給を制御することができ
れば、他のクロックドインバータでもよい。
成したが、スイッチを他のスイッチング素子で構成して
もよいし、またＣＭＯＳクロックドインバータもクロッ
ク信号でインバータへの電力供給を制御することができ
れば、他のクロックドインバータでもよい。
［発明の効果］
以上のようにこの発明によれば、初期状態において、第
２の電圧源によりコンデンサの充電およびインバータの
バイアシングを行ない、かつインバータへの電力を供給
しないようにしたので、初期状態での消費電力が少なく
、特にチョッパ型比較器を並列に多数使用するＡ／Ｄ変
換器のような回路においてその消費電力を大幅に減少さ
せることができる。
２の電圧源によりコンデンサの充電およびインバータの
バイアシングを行ない、かつインバータへの電力を供給
しないようにしたので、初期状態での消費電力が少なく
、特にチョッパ型比較器を並列に多数使用するＡ／Ｄ変
換器のような回路においてその消費電力を大幅に減少さ
せることができる。
第１図はこの発明の実施例であるチョッパ型比較器の構
成を示す接続図である。 第２図は従来のチョッパ型比較器の構成を示す接続図で
ある。 第３図は第２図のＣＭＯＳインバータの入出力特性図で
ある。 図において、１は入力切換回路、２はＣＭＯＳインバー
タ、２０はＣＭＯＳクロックドインバータ、３．５．６
．１３はスイッチ、４はコンデンサ、７．１０はｐチャ
ンネルＭＯ８電界効果トランジスタ、８．１１はｎチャ
ンネルＭＯ８電界効果トランジスタ、９は出力端子、１
２はバイアス電圧源、１３′は電源端子、３０はバイア
ス供給回路、５１，５２．６１．６２，１３１．１３２
はゲート端子、１００．２００は入力端子である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄弔３図 ｃＭｏｓ４ンパ−ｙ２ｅ＋入ｆｙ＃１ｆＬｖｎ手続補正
書（自発） 昭和 年 月 日 １、事件の表示 特願昭６０−３９６００号２、発
明の名称 チョッパ型比較器 ３、補正をする者 ４、代、！ヵ 志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第３頁第１９行のｒｐＭＯ８ＦＥＴ２Ｊ
をｒｐＭＯ８ＦＥＴ７Ｊに訂正する。 （２） 明細書第５頁第２行の「直線ａ」を「曲線ａ」
に訂正する。 以上
成を示す接続図である。 第２図は従来のチョッパ型比較器の構成を示す接続図で
ある。 第３図は第２図のＣＭＯＳインバータの入出力特性図で
ある。 図において、１は入力切換回路、２はＣＭＯＳインバー
タ、２０はＣＭＯＳクロックドインバータ、３．５．６
．１３はスイッチ、４はコンデンサ、７．１０はｐチャ
ンネルＭＯ８電界効果トランジスタ、８．１１はｎチャ
ンネルＭＯ８電界効果トランジスタ、９は出力端子、１
２はバイアス電圧源、１３′は電源端子、３０はバイア
ス供給回路、５１，５２．６１．６２，１３１．１３２
はゲート端子、１００．２００は入力端子である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄弔３図 ｃＭｏｓ４ンパ−ｙ２ｅ＋入ｆｙ＃１ｆＬｖｎ手続補正
書（自発） 昭和 年 月 日 １、事件の表示 特願昭６０−３９６００号２、発
明の名称 チョッパ型比較器 ３、補正をする者 ４、代、！ヵ 志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第３頁第１９行のｒｐＭＯ８ＦＥＴ２Ｊ
をｒｐＭＯ８ＦＥＴ７Ｊに訂正する。 （２） 明細書第５頁第２行の「直線ａ」を「曲線ａ」
に訂正する。 以上
Claims (3)
- （１）被比較電圧が入力され、クロック信号で制御され
る第１のスイッチ手段と、 基準電圧が入力され、前記クロック信号で制御される第
２のスイッチ手段と、 前記第１および第２のスイッチ手段の出力側にその一方
側が接続されるコンデンサと、 第１の電圧源に接続される半導体素子を含み、前記コン
デンサの他方側にその入力側が接続され、前記クロック
信号で制御されるインバータと、前記コンデンサと前記
インバータの接続点に接続され、前記クロック信号で制
御される第３のスイッチ手段と、 前記第３のスイッチ手段と接地間に接続される第２の電
圧源とを備えたチョッパ型比較器。 - （２）前記第２の電圧源の電圧値を前記第１の電圧源の
電圧値の１／２付近に設定する特許請求の範囲第１項記
載のチョッパ型比較器。 - （３）前記第１、第２および第３のスイッチ手段ならび
に前記インバータはＣＭＯＳにより構成される特許請求
の範囲第１項記載のチョッパ型比較器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3960085A JPS61196614A (ja) | 1985-02-26 | 1985-02-26 | チヨツパ型比較器 |
| NL8503312A NL8503312A (nl) | 1985-02-26 | 1985-11-29 | Chopper-type vergelijker. |
| DE19863600826 DE3600826A1 (de) | 1985-02-26 | 1986-01-14 | Komparator vom zerhackertyp |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3960085A JPS61196614A (ja) | 1985-02-26 | 1985-02-26 | チヨツパ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196614A true JPS61196614A (ja) | 1986-08-30 |
Family
ID=12557601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3960085A Pending JPS61196614A (ja) | 1985-02-26 | 1985-02-26 | チヨツパ型比較器 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS61196614A (ja) |
| DE (1) | DE3600826A1 (ja) |
| NL (1) | NL8503312A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457811A (en) * | 1987-08-27 | 1989-03-06 | Ricoh Kk | Chopper type comparator |
| JPH01133410A (ja) * | 1987-11-19 | 1989-05-25 | Fujitsu Ltd | コンパレータ |
| US6163189A (en) * | 1997-04-18 | 2000-12-19 | Nec Corporation | Latch circuit capable of reducing slew current |
| US8120388B2 (en) | 2003-04-09 | 2012-02-21 | Sony Corporation | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter |
Families Citing this family (1)
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