JPS61199352A - デイジタル伝送装置 - Google Patents
デイジタル伝送装置Info
- Publication number
- JPS61199352A JPS61199352A JP60039943A JP3994385A JPS61199352A JP S61199352 A JPS61199352 A JP S61199352A JP 60039943 A JP60039943 A JP 60039943A JP 3994385 A JP3994385 A JP 3994385A JP S61199352 A JPS61199352 A JP S61199352A
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- address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
本発明は、ディジタル伝送装置、特に多数のディジタル
データを直列伝送するディジタル伝送装置に関するもの
である。
データを直列伝送するディジタル伝送装置に関するもの
である。
［発明の技術的背景］
一般的なディジタル伝送装置の構成を第２図に示す。第
２図において、伝送装置２１はデータ入力部２２、送信
処理部２３及び送信部２４から構成される装置 出力部２８から構成されている。そしてデータ入力部２
２は図示しない外部装置からアドレス、データ及び制御
信号を夫々入力し、これらのデータを送信処理部２３へ
渡す。ここでアドレスとは伝送装置２１に割付けられた
アドレスであり、制御信号とはデータ入力部２２が外部
装置からのデータを入力するための制御信号であり、又
、データとは外部装置から入力される並列データである
。送信処理部２３は前記並列データを直列に変換すると
共に、例えば第３図に示されるように、同期ワード、チ
ェックコードを付加して送信部２４へ渡す。送信部２４
はこれらのデータに対して符号変換及びレベル変換等を
施して送信を行なう。
２図において、伝送装置２１はデータ入力部２２、送信
処理部２３及び送信部２４から構成される装置 出力部２８から構成されている。そしてデータ入力部２
２は図示しない外部装置からアドレス、データ及び制御
信号を夫々入力し、これらのデータを送信処理部２３へ
渡す。ここでアドレスとは伝送装置２１に割付けられた
アドレスであり、制御信号とはデータ入力部２２が外部
装置からのデータを入力するための制御信号であり、又
、データとは外部装置から入力される並列データである
。送信処理部２３は前記並列データを直列に変換すると
共に、例えば第３図に示されるように、同期ワード、チ
ェックコードを付加して送信部２４へ渡す。送信部２４
はこれらのデータに対して符号変換及びレベル変換等を
施して送信を行なう。
一方、受信部２６は送信部２４より送られてきた信号の
受信を行なう。そして受信処理部２７は受信データの直
列並列変換（Ｓ／Ｐ変換）及びデータの正常性のチェッ
ク等を行なう。そしてデータ出力部２８は外部装置へ出
力づるためのアドレス及び制御１１信号を発生し、受信
処理部２７からのデータと共に、外部装置へ出力する。
受信を行なう。そして受信処理部２７は受信データの直
列並列変換（Ｓ／Ｐ変換）及びデータの正常性のチェッ
ク等を行なう。そしてデータ出力部２８は外部装置へ出
力づるためのアドレス及び制御１１信号を発生し、受信
処理部２７からのデータと共に、外部装置へ出力する。
ここで従来のデータ出力部２８の構成を第４図で示す。
第４図において受信処理部２７から出力されるデータは
、アドレス発生回路４１で作られるタイミング信号４４
によって、順次レジスタ１からレジスタｎに格納される
。そして全データの格納後、受信処理部２７から、デー
タが正常に受信されたことを知らせる信号４５が出ノ〕
されると、前記アドレス発生回路４１が発生したアドレ
スに合せて、順次レジスタ１からレジスタｎに格納する
データが出力され、又、制御信号発生回路４３から制御
信号が出力される。そして外部装置は、このアドレスと
制御信号とにより、該当するデータを入力する。
、アドレス発生回路４１で作られるタイミング信号４４
によって、順次レジスタ１からレジスタｎに格納される
。そして全データの格納後、受信処理部２７から、デー
タが正常に受信されたことを知らせる信号４５が出ノ〕
されると、前記アドレス発生回路４１が発生したアドレ
スに合せて、順次レジスタ１からレジスタｎに格納する
データが出力され、又、制御信号発生回路４３から制御
信号が出力される。そして外部装置は、このアドレスと
制御信号とにより、該当するデータを入力する。
［背狽技術の問題点］
上記構成の従来方式では、各々のアドレスに対応して複
数のレジスタを備えているため、ディジタル伝送装置の
扱うデータ数が多くなると、それに比例してレジスタ数
も増加し、ハード量が膨大になると言う欠点があった。
数のレジスタを備えているため、ディジタル伝送装置の
扱うデータ数が多くなると、それに比例してレジスタ数
も増加し、ハード量が膨大になると言う欠点があった。
［発明の目的］
本発明は上記問題点を解決するためになされたものであ
り、簡単な構成にて多くのデータ伝送が可能なディジタ
ル伝送装置を提供することを目的としている。
り、簡単な構成にて多くのデータ伝送が可能なディジタ
ル伝送装置を提供することを目的としている。
［発明の概要コ
本発明では、受信されたデータをアドレスに対応させつ
つ同一クロックにて各ＦＩＦＯメモリに格納し、全部の
データの格納後に同一クロックにて、各メモリから読出
すようにしたものである。
つ同一クロックにて各ＦＩＦＯメモリに格納し、全部の
データの格納後に同一クロックにて、各メモリから読出
すようにしたものである。
［発明の実施例］
以下図面を参照して実施例を説明する。第１図は本発明
によるディジタル伝送装置に用いられる受信装置内のデ
ータ出力部の一実施例構成図である。
によるディジタル伝送装置に用いられる受信装置内のデ
ータ出力部の一実施例構成図である。
本実施例におけるデータ出力部２８はアドレス発生回路
１１、制御信号発生回路１２、ＦＩＦＯ１３−１，１３
−２から構成される。ここでＦＩＦＯ１３−１はアドレ
スを格納するためのもの、又、ＦＩＦＯ１３−２はデー
タを格納するためのものである。
１１、制御信号発生回路１２、ＦＩＦＯ１３−１，１３
−２から構成される。ここでＦＩＦＯ１３−１はアドレ
スを格納するためのもの、又、ＦＩＦＯ１３−２はデー
タを格納するためのものである。
次に作用を説明する。先ず、受信処理部２７から並列デ
ータの出力が開始されると、アドレス発生回路１１は出
力されたデータに対応したアドレスを発生し、同じタイ
ミング信号（クロック）１４により、アドレスはＦＩＦ
０１３−１へ、又、データはＦＩＦＯ１３−２へ夫々格
納する。全データの格納後、受信処理部２７からデータ
が正常に受信されたことを知らせる信号−１５が出力さ
れると、アドレス発生回路１１は信号１４により、前記
各ＦＩＦＯ１３−１，１３−２に格納されているアドレ
ス及びデータを順次出力する。又、制御信号発生回路１
２からは信号１４に同期して制御信号が出力され、外部
装置は前記アドレスと制御信号とにより、各データを入
力する。
ータの出力が開始されると、アドレス発生回路１１は出
力されたデータに対応したアドレスを発生し、同じタイ
ミング信号（クロック）１４により、アドレスはＦＩＦ
０１３−１へ、又、データはＦＩＦＯ１３−２へ夫々格
納する。全データの格納後、受信処理部２７からデータ
が正常に受信されたことを知らせる信号−１５が出力さ
れると、アドレス発生回路１１は信号１４により、前記
各ＦＩＦＯ１３−１，１３−２に格納されているアドレ
ス及びデータを順次出力する。又、制御信号発生回路１
２からは信号１４に同期して制御信号が出力され、外部
装置は前記アドレスと制御信号とにより、各データを入
力する。
要するにアドレスとデータとを格納する両ＦＩＦＯは同
じ信号によって動作しているために、ノイズ等によって
信号が異常となっても、アドレスとデータとの対応関係
が保たれ、又、［ＴＦＯを使用しているために、受信異
常時のクリアが容易で、このため誤ったデータが出力さ
れる危険性は少なくなる。更にＦＩＦＯはレジスタに比
べて大量のデータを格納できるので構成が簡単で大量の
データ伝送が可能となる。
じ信号によって動作しているために、ノイズ等によって
信号が異常となっても、アドレスとデータとの対応関係
が保たれ、又、［ＴＦＯを使用しているために、受信異
常時のクリアが容易で、このため誤ったデータが出力さ
れる危険性は少なくなる。更にＦＩＦＯはレジスタに比
べて大量のデータを格納できるので構成が簡単で大量の
データ伝送が可能となる。
［発明の効果１
以上説明した如く、本発明によれば受信されたデータを
アドレスに合せて同一クロックで対応するＦＩＦＯメモ
リに格納すると共に、同一クロックにて各メモリから読
出すように構成したので、受信装置からの出力データの
信頼性を保ち、しかも従来より少ないハードウェア量で
大量のデータを伝送することの可能なディジタル伝送装
置を提供できる。
アドレスに合せて同一クロックで対応するＦＩＦＯメモ
リに格納すると共に、同一クロックにて各メモリから読
出すように構成したので、受信装置からの出力データの
信頼性を保ち、しかも従来より少ないハードウェア量で
大量のデータを伝送することの可能なディジタル伝送装
置を提供できる。
第１図は本発明によるディジタル伝送装置に用いられる
データ出力部の一実施例図、第２図は従来のディジタル
伝送装置の一般的な構成図、第３図は伝送信号の一例図
、第４図は受信装置における従来のデータ出力部の構成
図である。 １１．４１・・・アドレス発生回路 １２．４３・・・制御信号発生回路 １３−１．１３−２ ・・・ＦＩＦＯメモリ１４．４４
・・・アドレス発生回路からの信号１５．４５・・・受
信処理部からの信号２１・・・伝送装置 ２２
・・・データ入力部２３・・・送信処理部 ２４
・・・送信部２５・・・受信装置 ２６・・・
受信部２７・・・受信処理部 ２８・・・データ
出力部４２・・・レジスタ
データ出力部の一実施例図、第２図は従来のディジタル
伝送装置の一般的な構成図、第３図は伝送信号の一例図
、第４図は受信装置における従来のデータ出力部の構成
図である。 １１．４１・・・アドレス発生回路 １２．４３・・・制御信号発生回路 １３−１．１３−２ ・・・ＦＩＦＯメモリ１４．４４
・・・アドレス発生回路からの信号１５．４５・・・受
信処理部からの信号２１・・・伝送装置 ２２
・・・データ入力部２３・・・送信処理部 ２４
・・・送信部２５・・・受信装置 ２６・・・
受信部２７・・・受信処理部 ２８・・・データ
出力部４２・・・レジスタ
Claims (1)
- 送信装置から送られてくる信号を受信する受信部と受信
したデータを編集処理する受信処理部と、編集処理後の
データを出力するデータ出力部とを有する受信装置から
なるデイジタル伝送装置において、データ出力部は受信
されたデータを一時保存するＦＩＦＯメモリとアドレス
を一時保存するＦＩＦＯメモリとを有し、前記各ＦＩＦ
Ｏメモリが共通のクロツク信号で動作することにより、
前記データ出力部から出力されるアドレスとデータとの
対応関係を保つことを特徴とするデイジタル伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039943A JPS61199352A (ja) | 1985-02-28 | 1985-02-28 | デイジタル伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039943A JPS61199352A (ja) | 1985-02-28 | 1985-02-28 | デイジタル伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199352A true JPS61199352A (ja) | 1986-09-03 |
Family
ID=12567035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039943A Pending JPS61199352A (ja) | 1985-02-28 | 1985-02-28 | デイジタル伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199352A (ja) |
-
1985
- 1985-02-28 JP JP60039943A patent/JPS61199352A/ja active Pending
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