JPS61200719A - プログラマブルロジツクアレイ回路 - Google Patents
プログラマブルロジツクアレイ回路Info
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- JPS61200719A JPS61200719A JP60041120A JP4112085A JPS61200719A JP S61200719 A JPS61200719 A JP S61200719A JP 60041120 A JP60041120 A JP 60041120A JP 4112085 A JP4112085 A JP 4112085A JP S61200719 A JPS61200719 A JP S61200719A
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- JP
- Japan
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- logic
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル論理装置等に使用されるプログラ
マブルロジックアレイ回路（以下、ＰＬＡと略す）に関
する。
マブルロジックアレイ回路（以下、ＰＬＡと略す）に関
する。
従来の標準的なＰＬＡは、第１図に示すように入力デコ
ード回路１１、ＡＮＤアレイ１２、○Ｒアレイ１３、入
力信号線１４、内部人力信号線１５、積項信号線１６、
出力信号ｔｉＡ１７より構成されている。
ード回路１１、ＡＮＤアレイ１２、○Ｒアレイ１３、入
力信号線１４、内部人力信号線１５、積項信号線１６、
出力信号ｔｉＡ１７より構成されている。
このＰＬＡをチップ上に構成する場合に要する面ＢＳは
近似的に次式で与えられる。
近似的に次式で与えられる。
Ｓ ＝ Ｉｃ Ｘ （ｎ Ｘ ２ ＋ｍ） Ｘ Ｐ
−−（１）ただしｎは入力信号線の数、ｍは出
力信号線の数、Ｐは積項信号の数、ｋは定数とする。
−−（１）ただしｎは入力信号線の数、ｍは出
力信号線の数、Ｐは積項信号の数、ｋは定数とする。
ＰＬＡの設計では、同じ論理機能を最小の面積で構成す
ることが重要である。
ることが重要である。
ＰＬＡは通常、多出力の組合せ論理関数を積和形式で表
現したものと直接対応している。第１図のＰＬＡは、第
２図にプール式で表現した４人力３出力の組合せ論理関
数を実現しており、論理関数の人力変数、出力変数、積
項は各々ＰＬＡの入力信号線、出力信号線、積項信号線
に対応している。
現したものと直接対応している。第１図のＰＬＡは、第
２図にプール式で表現した４人力３出力の組合せ論理関
数を実現しており、論理関数の人力変数、出力変数、積
項は各々ＰＬＡの入力信号線、出力信号線、積項信号線
に対応している。
式（１）において定数には、人力信号線の数ｎ、出力信
）線の数ｍが不変であるとの前提の石で面積Ｓを縮小す
るためには積項信号線の数Ｐを減少する必要がある。こ
れに対応する論理関数を構成する積項の数を減少させる
ことを意味する。
）線の数ｍが不変であるとの前提の石で面積Ｓを縮小す
るためには積項信号線の数Ｐを減少する必要がある。こ
れに対応する論理関数を構成する積項の数を減少させる
ことを意味する。
ＰＬＡの積項信号線の数を減少させる従来技術としては
、南谷のｒＰＬＡの使い方」 （産報出版。
、南谷のｒＰＬＡの使い方」 （産報出版。
１９７８）に記されているように、入力デコード方式す
なわち入力デコード回路に２人力４出力デコーダを用い
る方法、あるいは出力アクティブレベル選択方式すなわ
ちＯＲアレイの後段にＮＯＴゲートを選択的に挿入する
方法、などが知られている。
なわち入力デコード回路に２人力４出力デコーダを用い
る方法、あるいは出力アクティブレベル選択方式すなわ
ちＯＲアレイの後段にＮＯＴゲートを選択的に挿入する
方法、などが知られている。
しかしこれらの方法では積項信号線の数が減少できない
場合が存在する。
場合が存在する。
第３図は第２図の論理関数をカルノー図で表現したもの
である。カルノー図内の数字３１はその位置の最小値が
論理関数の内項であることを表わしている。ループ３２
は１つの積項を表わしている。
である。カルノー図内の数字３１はその位置の最小値が
論理関数の内項であることを表わしている。ループ３２
は１つの積項を表わしている。
第３図のカルノー図からも判る様に、この論理関数を構
成する積項の数を従来技術のＰＬＡを前提にこれ以上減
らすことはできない。
成する積項の数を従来技術のＰＬＡを前提にこれ以上減
らすことはできない。
本発明の目的は、多出力組合せ論理関数をＰＬＡで実現
しようとする場合、従来技術のＰＬＡでは積項信号線の
数をそれ以下に減少できないため、それ以下の面積で実
現できない場合に、より少ない数の積項信号線で同等な
論理機能を実現しＰＬＡを構成するために必要な面積を
減少できるＰＬＡを提供することにある。
しようとする場合、従来技術のＰＬＡでは積項信号線の
数をそれ以下に減少できないため、それ以下の面積で実
現できない場合に、より少ない数の積項信号線で同等な
論理機能を実現しＰＬＡを構成するために必要な面積を
減少できるＰＬＡを提供することにある。
上記目的を達成するため本発明では、論理関数にドント
ケア類（出力論理値が定義されていない論理空間内の項
）が含まれている場合にそれを利用することにより論理
的に同等な関数をより少ない積項数で表現できる場合が
あるという性質を利用し、与えられた論理関数において
本来ドントケア類でないものを一担ドントケア項とみな
し積項数の減少を行ない、その後でドントケア類とみな
した項を除外する論理機能を付加すると共にドントケア
類とみなした項の本来の論理機能を別に設けることによ
り、当初の論理関数に比べ少ない積項数で同等の論理機
能を実現するという考え方に基づいている。
ケア類（出力論理値が定義されていない論理空間内の項
）が含まれている場合にそれを利用することにより論理
的に同等な関数をより少ない積項数で表現できる場合が
あるという性質を利用し、与えられた論理関数において
本来ドントケア類でないものを一担ドントケア項とみな
し積項数の減少を行ない、その後でドントケア類とみな
した項を除外する論理機能を付加すると共にドントケア
類とみなした項の本来の論理機能を別に設けることによ
り、当初の論理関数に比べ少ない積項数で同等の論理機
能を実現するという考え方に基づいている。
上記の考え方に基づき、従来技術のＰＬＡではそれ以下
の面積（積項信号線数）での実現が困難であった多出力
組合せ論理関数を、より少ない面積（積項信号線数）で
実現するための方法につき以下に述べる。
の面積（積項信号線数）での実現が困難であった多出力
組合せ論理関数を、より少ない面積（積項信号線数）で
実現するための方法につき以下に述べる。
与えられた多出力組合せ論理関数において、一部の出力
変数の内項が他の出力変数の内項とディスジヨイント（
入力論理空間内で共有な最小項を持たない）であるとす
る。この場合この論理関数を２つの論理関数に分割する
ことを考える。この場合、分割後の２つの論理関数の間
で出力変数の内項が相互にディスジヨイントとなるよう
に分割する。こうすることにより分割後の積項数の合計
が分割前の積項数より増加することはない。
変数の内項が他の出力変数の内項とディスジヨイント（
入力論理空間内で共有な最小項を持たない）であるとす
る。この場合この論理関数を２つの論理関数に分割する
ことを考える。この場合、分割後の２つの論理関数の間
で出力変数の内項が相互にディスジヨイントとなるよう
に分割する。こうすることにより分割後の積項数の合計
が分割前の積項数より増加することはない。
次に１分割後の一方の論理関数（これをＡとする）にお
いて他方の論理関数（これをＢとする）の出力変数の内
項をドントケア類とみなし、この論理関数を表現するた
めに必要な積項の数をできるだけ減らす。得られた論理
関数をＡ′とする。
いて他方の論理関数（これをＢとする）の出力変数の内
項をドントケア類とみなし、この論理関数を表現するた
めに必要な積項の数をできるだけ減らす。得られた論理
関数をＡ′とする。
次に上記の方法で求めた２つの論理関数Ａ’ＨＢに対応
して各々１つの標準的なＰＬＡ （ＡＮＤ−ＯＲ２段構
成のＰ、ＬＡ）を設ける。、２つのＰＬＡを各々ＰＬＡ
Ｉ、ＰＬＡ２とする。
して各々１つの標準的なＰＬＡ （ＡＮＤ−ＯＲ２段構
成のＰ、ＬＡ）を設ける。、２つのＰＬＡを各々ＰＬＡ
Ｉ、ＰＬＡ２とする。
次に上記の２つのＰＬＡに対して、ＰＬＡＩで実現され
る論理関数Ａ′からＰＬＡ２で実現される論理関数Ｂの
出力変数の内項を除外するための論理機能（これをシャ
ープ演算機能と呼ぶ）を付加する。この論理機能は、Ｐ
ＬＡ２の出力のいずれかが正の論理値になった場合には
ＰＬＡＩのＡＮＤアレイの出力または○Ｒアレイの出力
を負の論理値とすることにより実現できる。
る論理関数Ａ′からＰＬＡ２で実現される論理関数Ｂの
出力変数の内項を除外するための論理機能（これをシャ
ープ演算機能と呼ぶ）を付加する。この論理機能は、Ｐ
ＬＡ２の出力のいずれかが正の論理値になった場合には
ＰＬＡＩのＡＮＤアレイの出力または○Ｒアレイの出力
を負の論理値とすることにより実現できる。
ＰＬＡ２の出力のいずれかが正の論理値の場合にＰＬＡ
ｌのＡＮＤアレイの特定の出力を全て負の論理値とする
論理機能は、ＮＯＲゲートと通常のＰＬＡのＡＮＤアレ
イの構造を組合せることにより容易に実現することがで
きる。すなわち、ＰＬＡＩのＡＮＤアレイに入力信号線
を１本追加しＰ Ｌ Ａ ２の出力をＮＯＲゲートを経
由して入力する。さらにこの入力信号線の論理値が負の
場合にＰＬＡＩのＡＮＤアレイの特定の積項信号線の論
理値を負にするように入力信号線と積項信号の各交点に
ゲート接続を設ける。このようにして上記論理機能が実
現できる。
ｌのＡＮＤアレイの特定の出力を全て負の論理値とする
論理機能は、ＮＯＲゲートと通常のＰＬＡのＡＮＤアレ
イの構造を組合せることにより容易に実現することがで
きる。すなわち、ＰＬＡＩのＡＮＤアレイに入力信号線
を１本追加しＰ Ｌ Ａ ２の出力をＮＯＲゲートを経
由して入力する。さらにこの入力信号線の論理値が負の
場合にＰＬＡＩのＡＮＤアレイの特定の積項信号線の論
理値を負にするように入力信号線と積項信号の各交点に
ゲート接続を設ける。このようにして上記論理機能が実
現できる。
与えられた多出力組合せ論理関数において、一部の出力
変数の内項と他の出力変数の内項とがディスジヨイント
でない場合には、まずその論理関数をＡとする。次に論
理関数Ａにより決まる入力論理空間から論理関数Ａの射
影を除去したものを求め、それを論理関数Ｂとする。以
下は上記と同様の方法を用いる。
変数の内項と他の出力変数の内項とがディスジヨイント
でない場合には、まずその論理関数をＡとする。次に論
理関数Ａにより決まる入力論理空間から論理関数Ａの射
影を除去したものを求め、それを論理関数Ｂとする。以
下は上記と同様の方法を用いる。
このようにして決まる新たなＰＬＡをチップ上に構成す
る場合に要する面積Ｓ′は近似的に次式％式％ ただしＳｌはＰＬＡＩの面積、Ｓ２はＰＬＡ２の面積、
には定数、ｎは入力信号線の数、ｍｌはＰＬＡＩの出゛
力信号線の数、ＰＬはＰＬＡＩの積項信号線の数、ｍ２
はＰＬＡ２の出力信号線の数、Ｆ２はＰＬＡ２の積項信
号線の数とする。
る場合に要する面積Ｓ′は近似的に次式％式％ ただしＳｌはＰＬＡＩの面積、Ｓ２はＰＬＡ２の面積、
には定数、ｎは入力信号線の数、ｍｌはＰＬＡＩの出゛
力信号線の数、ＰＬはＰＬＡＩの積項信号線の数、ｍ２
はＰＬＡ２の出力信号線の数、Ｆ２はＰＬＡ２の積項信
号線の数とする。
式（１）２式（２）において、ＰＬ＋Ｐ２＜Ｐが成立す
る場合があり、この時、Ｓ’ （Ｓが成立する。
る場合があり、この時、Ｓ’ （Ｓが成立する。
以下、本発明の一実施例を第１図〜第６図を用いて説明
する。
する。
第３図にカルノー図で示した４人力３出力の組合せ論理
関数をＰ Ｔ、、 Ａで実現する場合を考える７この論
理関数の入力変数は（Ｘｉ、Ｘ２．Ｘ３゜×４）であり
、出力変数は（Ｆｌ、Ｆ２．Ｆ３）である。（Ｆ３）の
内項は（Ｆｌ、Ｆ２）の内項とディスジヨイントである
。従ってこの論理関数を［１，Ｆ２）と（Ｆ３）の２つ
の論理関数に分割することにする。両者をＡ、後者をＢ
とする６次に論理関数Ａにおいて論理関数Ｂの内項をド
ントケア類とみなし積項数をできるだけ減らしたものを
Ａ′とする。、Ａ′をカルノー図で示したものが第４項
である。Ａの出力変数（Ｆｌ、 Ｆ２３はＡ′では各々
（Ｆｌ’ 、Ｆ２’ ）となる。
関数をＰ Ｔ、、 Ａで実現する場合を考える７この論
理関数の入力変数は（Ｘｉ、Ｘ２．Ｘ３゜×４）であり
、出力変数は（Ｆｌ、Ｆ２．Ｆ３）である。（Ｆ３）の
内項は（Ｆｌ、Ｆ２）の内項とディスジヨイントである
。従ってこの論理関数を［１，Ｆ２）と（Ｆ３）の２つ
の論理関数に分割することにする。両者をＡ、後者をＢ
とする６次に論理関数Ａにおいて論理関数Ｂの内項をド
ントケア類とみなし積項数をできるだけ減らしたものを
Ａ′とする。、Ａ′をカルノー図で示したものが第４項
である。Ａの出力変数（Ｆｌ、 Ｆ２３はＡ′では各々
（Ｆｌ’ 、Ｆ２’ ）となる。
論理１Ｍ数Ｂのカルノー図をＸ５５図に示す。
論理関数Ａ’ 、Ｂに対応するＰＬＡを各々ＰＬＡＩ。
ＰＬＡ２とし、各々第６図、第７図に示す。
次に、これら２つのＰＬＡを用いて１本来の論理関激（
Ｆｌ、Ｆ２．Ｆ３）を実現するため。
Ｆｌ、Ｆ２．Ｆ３）を実現するため。
ＰＬＡＩが実現している論理関数Ａ′ （ＦＬ’。
Ｆ２′）からＰＬＡが実現している論理関数Ｂ（Ｆ３）
の内項を除外するシャープ演算機能を実現する論理回路
を付加する。このシャープ演算は能を付加したＰ Ｌ
Ａの全体構成を第８図に示す。
の内項を除外するシャープ演算機能を実現する論理回路
を付加する。このシャープ演算は能を付加したＰ Ｌ
Ａの全体構成を第８図に示す。
このような構成のＰＬＡを用いることにより、本来の論
理関数（Ｆｌ、Ｆ２．Ｆ３）が実現されている。
理関数（Ｆｌ、Ｆ２．Ｆ３）が実現されている。
本実施例におけるＰＬＡの面積Ｓ′は１式（２）。
式（３）２式（４）より次のように求まる。
Ｓ’ ＝Ｓｘ＋８２＝５１ｋ
Ｓ１＝ｋＸ （４Ｘ２＋１＋２）Ｘ３＝３３ｋＳ２＝ｋ
Ｘ （４Ｘ２＋１）Ｘ２＝１８に一方向じ論理関数を従
来技術のＰＬＡで実現した場合、第１図のようになり、
この場合の面積Ｓは式（１）より次のように求まる。
Ｘ （４Ｘ２＋１）Ｘ２＝１８に一方向じ論理関数を従
来技術のＰＬＡで実現した場合、第１図のようになり、
この場合の面積Ｓは式（１）より次のように求まる。
５＝ｋＸ （４Ｘ２＋３）Ｘ８＝８８にこの結果、ｓ’
＜ｓが成立し、約４０％の面積縮小効果が得られたこ
とになる。
＜ｓが成立し、約４０％の面積縮小効果が得られたこ
とになる。
本発明によれば、多出力組合せ論理関数をＰＬＡを用い
て実現する場合、従来技術にょるＰＬＡを用いる場合に
比べ、ＰＬＡを構成する積項信号線の数が減少でき、Ｐ
ＬＡをチップ上に構成する場合に必要な面積が低減でき
る。
て実現する場合、従来技術にょるＰＬＡを用いる場合に
比べ、ＰＬＡを構成する積項信号線の数が減少でき、Ｐ
ＬＡをチップ上に構成する場合に必要な面積が低減でき
る。
第１図は従来技術のＰＬＡによる論理回路の一例を示す
図、第２図は第１図のＰＬＡで実現される論理のプール
式による表現を示す図、第３図は第１図のＰＬＡに対応
する論理のカルノー図による表現を示す図、第４図は本
発明の構成に係り第３図のカルノー図で表現された論理
を２分割した一方にドントケア項を追加した論理の表現
を示す図、第５図は本発明のもう一方の論理のカルノー
図による表現を示す図、第６図は第４図のカルノー図で
表現された論理と通常のＰＬＡで実現した論理回路を示
す図、第７図は第５図のカルノー図で表現された論理を
通常のＰＬＡで実現した論理回路を示す図、第８図は本
発明に係り、第１図のＰＬＡで実現される論理と同等の
論理を実現した論理回路を示す図である。 １１・・・入力デコード回路、１２・・・ＡＮＤアレイ
、１３・・・ＯＲアレイ、１４・・・入力信号線、１５
・・・内部入力信号線、１６・・・積項信号線、１７・
・・出力信号線、３１・・・カルノー図中の当該格子の
最小項が当該論理関数の内項であることを表わす数字。 ３２・・・当該論理関数を構成する積項を表わすルー第
１ 図 ｆｔ Ｆ２ Ｆ３ 茅 ２ 口 Ｆｌ ： ｘＩ−Ｘ２−Ｘ３十ＸＩ・Ｘ３−Ｘ４＋Ｘ
ｌ−Ｘ２・Ｘ３十ＸＩ−Ｘ＞Ｘ、４−／：２ ＝
Ｘ２・又〕−Ｘ４すＸ］・Ｘ２・ｘ４−Ｆ３ ＝
幻、又２・ヌ〕・マ≠千Ｘ１・Ｘ２・Ｘ３・Ｘ４Ｌ第
３ 区 ／：Ｉ ｆ、） Ｆ３
￥Ｊ４− 図 第 ５ 目 掬う 乙 長≧］ ｔ Ｆ２
図、第２図は第１図のＰＬＡで実現される論理のプール
式による表現を示す図、第３図は第１図のＰＬＡに対応
する論理のカルノー図による表現を示す図、第４図は本
発明の構成に係り第３図のカルノー図で表現された論理
を２分割した一方にドントケア項を追加した論理の表現
を示す図、第５図は本発明のもう一方の論理のカルノー
図による表現を示す図、第６図は第４図のカルノー図で
表現された論理と通常のＰＬＡで実現した論理回路を示
す図、第７図は第５図のカルノー図で表現された論理を
通常のＰＬＡで実現した論理回路を示す図、第８図は本
発明に係り、第１図のＰＬＡで実現される論理と同等の
論理を実現した論理回路を示す図である。 １１・・・入力デコード回路、１２・・・ＡＮＤアレイ
、１３・・・ＯＲアレイ、１４・・・入力信号線、１５
・・・内部入力信号線、１６・・・積項信号線、１７・
・・出力信号線、３１・・・カルノー図中の当該格子の
最小項が当該論理関数の内項であることを表わす数字。 ３２・・・当該論理関数を構成する積項を表わすルー第
１ 図 ｆｔ Ｆ２ Ｆ３ 茅 ２ 口 Ｆｌ ： ｘＩ−Ｘ２−Ｘ３十ＸＩ・Ｘ３−Ｘ４＋Ｘ
ｌ−Ｘ２・Ｘ３十ＸＩ−Ｘ＞Ｘ、４−／：２ ＝
Ｘ２・又〕−Ｘ４すＸ］・Ｘ２・ｘ４−Ｆ３ ＝
幻、又２・ヌ〕・マ≠千Ｘ１・Ｘ２・Ｘ３・Ｘ４Ｌ第
３ 区 ／：Ｉ ｆ、） Ｆ３
￥Ｊ４− 図 第 ５ 目 掬う 乙 長≧］ ｔ Ｆ２
Claims (4)
- １．ドントケア項でない関数項をドントケア項と見なし
て積項数の減少を行つた論理関数項より、上記ドントケ
ア項と見なした項を除外する論理機能を有する構造であ
ることを特徴とするプログラマブルロジックアレイ回路
。 - ２．２値の入力変数の夫々の真偽を隣接して配置し、該
変数をタテヨコに配置してなる格子点よりなるキユーブ
を要素とした出力を得る論理回路であつて或るキユーブ
の格子点でない該キユーブの要素として積項数の減少を
行なつた第１項記載のプログラマブルロジックアレイ回
路。 - ３．プログラム可能な第１のＡＮＤアレイ、第１のＯＲ
アレイ、第２のＡＮＤアレイ、第２のＯＲアレイを有し
、 第１のＡＮＤアレイの出力は第１のＯＲアレイの入力に
接続されており、 第２のＡＮＤアレイの出力は第２のＯＲアレイの入力に
接続されており、 第１のＡＮＤアレイの入力は第２のＡＮＤアレイの入力
に接続されており、 第１のＯＲアレイの出力に正の論理値が含まれている場
合には第２のＡＮＤアレイの特定の出力または第２のＯ
Ｒアレイの特定の出力を負の論理値とする論理回路を有
することを特徴とする第１項記載のプログラマブルロジ
ックアレイ回路。 - ４．第１のＯＲアレイの出力に正の論理値が含まれてい
る場合には第２のＡＮＤアレイの特定の出力を負の論理
値とする論理回路が、 第１のＯＲアレイの出力に入力を接続されたＮＯＴゲー
ト、第２のＡＮＤアレイに追加された入力信号線、上記
ＮＯＴゲートの出力と上記入力信号線とを接続する信号
線、上記入力信号線の論理値を第２のＡＮＤアレイの特
定の積項線に反映させるためのゲート素子、より構成さ
れていることを特徴とする第３項記載のプログラマブル
ロジックアレイ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041120A JP2540794B2 (ja) | 1985-03-04 | 1985-03-04 | プログラマブルロジツクアレイ回路 |
| US06/833,266 US4717844A (en) | 1985-03-04 | 1986-02-27 | Programmable logic array circuit with a decreased number of product terms |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041120A JP2540794B2 (ja) | 1985-03-04 | 1985-03-04 | プログラマブルロジツクアレイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61200719A true JPS61200719A (ja) | 1986-09-05 |
| JP2540794B2 JP2540794B2 (ja) | 1996-10-09 |
Family
ID=12599590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041120A Expired - Fee Related JP2540794B2 (ja) | 1985-03-04 | 1985-03-04 | プログラマブルロジツクアレイ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4717844A (ja) |
| JP (1) | JP2540794B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194722A (ja) * | 1987-10-07 | 1989-04-13 | Sharp Corp | イオン注入によるプログラム可能論理素子 |
| US5256073A (en) * | 1989-06-13 | 1993-10-26 | General Datacomm, Inc. | Electrical connectors for direct connection to plated through holes in circuit board |
| US5204556A (en) * | 1991-05-06 | 1993-04-20 | Lattice Semiconductor Corporation | Programmable interconnect structure for logic blocks |
| US5642304A (en) * | 1991-08-16 | 1997-06-24 | Simpson; John Richard | Apparatus for high-speed solution of arbitrary mathematical expressions with logic code generator and programmable logic circuit |
| US5572198A (en) * | 1994-07-25 | 1996-11-05 | Intel Corporation | Method and apparatus for routing in reduced switch matrices to provide one hundred percent coverage |
| US5691653A (en) * | 1996-01-16 | 1997-11-25 | Altera Corporation | Product term based programmable logic array devices with reduced control memory requirements |
| US7035886B1 (en) * | 2002-03-28 | 2006-04-25 | Cypress Semiconductor Corporation | Re-configurable combinational logic device |
| US8438522B1 (en) | 2008-09-24 | 2013-05-07 | Iowa State University Research Foundation, Inc. | Logic element architecture for generic logic chains in programmable devices |
| US8661394B1 (en) | 2008-09-24 | 2014-02-25 | Iowa State University Research Foundation, Inc. | Depth-optimal mapping of logic chains in reconfigurable fabrics |
Citations (1)
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Also Published As
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| US4717844A (en) | 1988-01-05 |
| JP2540794B2 (ja) | 1996-10-09 |
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