JPS6120418A - クロツク電圧発生集積回路 - Google Patents
クロツク電圧発生集積回路Info
- Publication number
- JPS6120418A JPS6120418A JP60144421A JP14442185A JPS6120418A JP S6120418 A JPS6120418 A JP S6120418A JP 60144421 A JP60144421 A JP 60144421A JP 14442185 A JP14442185 A JP 14442185A JP S6120418 A JPS6120418 A JP S6120418A
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field
- field effect
- terminal
- series circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 57
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は、正の電圧レベルと負の電圧レベルとの間で交
番するクロック電圧を発生するための集積回路に関する
。
番するクロック電圧を発生するための集積回路に関する
。
正の電圧レベルと負の電圧レベルとの間で交番するクロ
ック電圧を発生するための集積回路は、ドイツ連邦１（
和国特許出願公告第２７４４’２０９号明細書により公
知である。この回路においては、単一極性のクロック電
圧を印加される回路入力端が、インバータおよびインバ
ータの出力（ＩＩＩ に接続さ２ｔた第１の静電容量を
介して第１のＮＯＲゲートの第１の入力端に接続され、
かつ第２の静電容量を介して第２のＮＯＲゲートの第１
の入力端に接続され、これらのもＮＯＲゲートの出力端
はそれぞれ相手方のＮＯＲゲートの第２の入力端に接続
されている。さらに両ＮＯＲゲートの第１の入力端は負
荷素子を介して負の電圧レベルを導く端子に置かれ、こ
れに幻して正の電圧レベルは両ＮＯＲゲートに電源電圧
として供給される。ＮＯＲゲートの出力端の一方は回路
出力端を形成１７ている。
ック電圧を発生するための集積回路は、ドイツ連邦１（
和国特許出願公告第２７４４’２０９号明細書により公
知である。この回路においては、単一極性のクロック電
圧を印加される回路入力端が、インバータおよびインバ
ータの出力（ＩＩＩ に接続さ２ｔた第１の静電容量を
介して第１のＮＯＲゲートの第１の入力端に接続され、
かつ第２の静電容量を介して第２のＮＯＲゲートの第１
の入力端に接続され、これらのもＮＯＲゲートの出力端
はそれぞれ相手方のＮＯＲゲートの第２の入力端に接続
されている。さらに両ＮＯＲゲートの第１の入力端は負
荷素子を介して負の電圧レベルを導く端子に置かれ、こ
れに幻して正の電圧レベルは両ＮＯＲゲートに電源電圧
として供給される。ＮＯＲゲートの出力端の一方は回路
出力端を形成１７ている。
この従来の回路はもちろんかなり高価である。
本発明の目的は、冒頭に述べたような集積回路を、従来
の回路よりも簡単に実現することができ、僅かな牛導体
面積しか必要としないよ遁二構成−ｆることにある。
の回路よりも簡単に実現することができ、僅かな牛導体
面積しか必要としないよ遁二構成−ｆることにある。
し問題点を解決するための手段〕
上記目的は本発明によれば、次のいずれかの手段によっ
て達成される。
て達成される。
即ち、一番目は、正の電圧レベルと負の電圧レベルとの
間で交番するクロック電圧を発生するための集積回路に
おいて、３つの電界効果トランジスタの直列回路が設け
られ、この直列回路の両端子は＠記電圧しベル間に置か
れ、前記直列回路の第１および第２の電界効果トランジ
スタは、＠者が第１のチャンイ・ル形に属し、後者が第
２のチャンイ・ル形に属し、両者のゲートは一括されて
単一極性のクロック電圧を入力される制御入力端に置か
れており、且つ両者の接続点は回路出力端に導か７１．
ていると共に静電容量を介して第３の電界効果トランジ
スタのゲートに接続され、この第３ （７）電界効果ト
ランジスタは第≧のチャンネル形に属しており、第３の
電界効果トランジスタのゲートはダイオードを介して第
３の電界効果トランジスタ側の０５１記直夕υ回路の端
子ｌ二接続さ几ていることである。
間で交番するクロック電圧を発生するための集積回路に
おいて、３つの電界効果トランジスタの直列回路が設け
られ、この直列回路の両端子は＠記電圧しベル間に置か
れ、前記直列回路の第１および第２の電界効果トランジ
スタは、＠者が第１のチャンイ・ル形に属し、後者が第
２のチャンイ・ル形に属し、両者のゲートは一括されて
単一極性のクロック電圧を入力される制御入力端に置か
れており、且つ両者の接続点は回路出力端に導か７１．
ていると共に静電容量を介して第３の電界効果トランジ
スタのゲートに接続され、この第３ （７）電界効果ト
ランジスタは第≧のチャンネル形に属しており、第３の
電界効果トランジスタのゲートはダイオードを介して第
３の電界効果トランジスタ側の０５１記直夕υ回路の端
子ｌ二接続さ几ていることである。
そして、二番目は、正の電圧レベルと負の電圧レベルと
の間で交番するクロック電圧を発生するための集積回路
において、３つの電界効果トランジスタの直列回路が設
けられ、この直列回路の両端子（１，２）は前記電圧レ
ベル間に置かｉｔ、 前記直列回路の第１および第２の
電界効果トランジスタ（Ｔ＋、第２）は、自１Ｊ者が第
１のチャンネル形にｊ萬し、後背が第２のチャンイ・ル
形に属し１両者のゲートは一括されて単一極性のクロッ
ク電圧を入力される制御入力端（＝置かれており、且つ
両者の接続点は回路出力端に導かれていると共に静電容
量を介して第３の電界効果トランジスタのゲ−）ｌ二接
続され５この第３の電界効果トランジスタは＄１のチャ
ンネル形に属しており、第３の電界効果トランジスタの
ゲートは第１のチャンネル形の別の電界効果トランジス
タを介して第３の電界効果トランジスタ側の前記直列回
路の端子に接続されていることである。
の間で交番するクロック電圧を発生するための集積回路
において、３つの電界効果トランジスタの直列回路が設
けられ、この直列回路の両端子（１，２）は前記電圧レ
ベル間に置かｉｔ、 前記直列回路の第１および第２の
電界効果トランジスタ（Ｔ＋、第２）は、自１Ｊ者が第
１のチャンネル形にｊ萬し、後背が第２のチャンイ・ル
形に属し１両者のゲートは一括されて単一極性のクロッ
ク電圧を入力される制御入力端（＝置かれており、且つ
両者の接続点は回路出力端に導かれていると共に静電容
量を介して第３の電界効果トランジスタのゲ−）ｌ二接
続され５この第３の電界効果トランジスタは＄１のチャ
ンネル形に属しており、第３の電界効果トランジスタの
ゲートは第１のチャンネル形の別の電界効果トランジス
タを介して第３の電界効果トランジスタ側の前記直列回
路の端子に接続されていることである。
し実施例〕
以下５図面を参照しながら本発明を実施例について、更
に詳細に説明する。
に詳細に説明する。
第１図においては３つの電界効果トランジスタＴ’１−
Ｔ３の直列回路が示されていて、これらのうち１゛１お
よび第３はｐチャフ′ネル・エンハンスメント形に属し
、これに対してｒ２はｎチャンネル・エンハンスメント
形のトランジスタである。
Ｔ３の直列回路が示されていて、これらのうち１゛１お
よび第３はｐチャフ′ネル・エンハンスメント形に属し
、これに対してｒ２はｎチャンネル・エンハンスメント
形のトランジスタである。
直タリ回路の両端子は１，２で示されていて、Ｉは電界
効果トランジスタＴ１の側にあるか、もしくはこれに付
属しているのに対して、２は電界効果トランジスタテ３
側に付属している。Ｔ１、 Ｔ２のゲートは共通の回
路入力端Ｅに置かれており、これに対してＴ１とＴ２と
の接続点３は一方では回路出力端に接続され、他方では
静電容量Ｃを介してＴ３のゲートに接続されている。こ
のゲートはダイオードＤを介して直列回路の端子２と接
続され、ダイオードＤのアノードはＴ３のゲートに接続
さＪしている。
効果トランジスタＴ１の側にあるか、もしくはこれに付
属しているのに対して、２は電界効果トランジスタテ３
側に付属している。Ｔ１、 Ｔ２のゲートは共通の回
路入力端Ｅに置かれており、これに対してＴ１とＴ２と
の接続点３は一方では回路出力端に接続され、他方では
静電容量Ｃを介してＴ３のゲートに接続されている。こ
のゲートはダイオードＤを介して直列回路の端子２と接
続され、ダイオードＤのアノードはＴ３のゲートに接続
さＪしている。
今、端子ｌ二正の電圧レベルｖＤＤが接続され、負の電
子レベル−■ＢＢ が端子に接続されるならば、出力端
Ａから、入力端Ｅに導かれるクロック電圧■８に同期し
て両電圧レベル間で交番する出力電圧■９が取り出され
る。クロック電圧■８は正の電圧値と基準電位との間で
交番する。
子レベル−■ＢＢ が端子に接続されるならば、出力端
Ａから、入力端Ｅに導かれるクロック電圧■８に同期し
て両電圧レベル間で交番する出力電圧■９が取り出され
る。クロック電圧■８は正の電圧値と基準電位との間で
交番する。
第２図においてはかかるクロック電圧■８の時間的経過
が示されている。時点ｔ１に到達前にはクロック電圧■
８は振幅値Ｏボルトを有する。この場合にＴ１が導通し
、Ｔ２が阻止している。正の電圧レベル■ＤＤは第２図
からもわかるように、端子≧からＴｌを介して出力端Ａ
に導通させられる。回路点４の電位は導通した電界効果
トラ〉′ジスタＴ３を介してＴ３の動作電圧の値だけの
みなおも回路点５の電位の上になるまで低下させられる
。この回路点５の電位はダイオードＤの先の閾値電圧の
値だけ端子２における負の電圧レベル−ＶＢＢ の上に
ある。回路点４がこの最小電位に達したとき、Ｔ３が阻
止する。
が示されている。時点ｔ１に到達前にはクロック電圧■
８は振幅値Ｏボルトを有する。この場合にＴ１が導通し
、Ｔ２が阻止している。正の電圧レベル■ＤＤは第２図
からもわかるように、端子≧からＴｌを介して出力端Ａ
に導通させられる。回路点４の電位は導通した電界効果
トラ〉′ジスタＴ３を介してＴ３の動作電圧の値だけの
みなおも回路点５の電位の上になるまで低下させられる
。この回路点５の電位はダイオードＤの先の閾値電圧の
値だけ端子２における負の電圧レベル−ＶＢＢ の上に
ある。回路点４がこの最小電位に達したとき、Ｔ３が阻
止する。
時点ｔｌで生じるｖＥのクロックパルスＴＰつの立上り
によって、入力端Ｅにおける電位がｖＤＤへ引き上げら
れ、それによってＴ１が阻止し、これに対してＴ２が導
通状態にスイッチングする。
によって、入力端Ｅにおける電位がｖＤＤへ引き上げら
れ、それによってＴ１が阻止し、これに対してＴ２が導
通状態にスイッチングする。
それからＴ２を介して出力端Ａにおける電位がまず回路
点４が生じた値まで低下させら几る。この場合に出力端
Ａに現わ几る負の電圧ステップは。
点４が生じた値まで低下させら几る。この場合に出力端
Ａに現わ几る負の電圧ステップは。
Ｃを介して回路点５に伝達さ几、その結果Ｔ３が導通さ
せられる。今や、出力端Ａにおける電位は・導通してい
るトランジスタＴ２およびＴ３を介して（＋ｌ′ｉ −
Ｖ ｎＢ まで低下し、これは第２因において出力電
１−Ｅ Ｖいの立上り６により示されている。出力電圧
■□の負の振幅値−ＶＢＢ は、時点ｔ２でクロックパ
ルスＴＰＢの立下り７が始まるまで存在する。これは入
力端Ｅにおける電位を再び０ボルトにシフトするので、
Ｔ２が阻止されてＴ１が導通する。出力端Ａにおける電
位は導通したトランジスタＴ１を介してｖＤＤ まで上
り、これは第２図において側縁８により示されている。
せられる。今や、出力端Ａにおける電位は・導通してい
るトランジスタＴ２およびＴ３を介して（＋ｌ′ｉ −
Ｖ ｎＢ まで低下し、これは第２因において出力電
１−Ｅ Ｖいの立上り６により示されている。出力電圧
■□の負の振幅値−ＶＢＢ は、時点ｔ２でクロックパ
ルスＴＰＢの立下り７が始まるまで存在する。これは入
力端Ｅにおける電位を再び０ボルトにシフトするので、
Ｔ２が阻止されてＴ１が導通する。出力端Ａにおける電
位は導通したトランジスタＴ１を介してｖＤＤ まで上
り、これは第２図において側縁８により示されている。
この際に出力端、ｌニ生じる正の電圧ステップはＣを介
して回路点５に伝達され、その際ＣＴ３が阻止状態にな
る。回路点５に生じた正の電圧ステップによってダイオ
ードＤが導通させられ、これは回路点５の電位がダイオ
ードＤを介して最小値まで低下するのを再びもたらＴ。
して回路点５に伝達され、その際ＣＴ３が阻止状態にな
る。回路点５に生じた正の電圧ステップによってダイオ
ードＤが導通させられ、これは回路点５の電位がダイオ
ードＤを介して最小値まで低下するのを再びもたらＴ。
この最小値は−ｖＢＢ からダイオードＤの前述の閾値
電圧の値だけ異なっている。この最小値ｆ二到達したと
きに、ダイオードは阻１ト［る。これにより、先の出発
状態が再び現われる。
電圧の値だけ異なっている。この最小値ｆ二到達したと
きに、ダイオードは阻１ト［る。これにより、先の出発
状態が再び現われる。
第２図は第１図による回路により出力電圧ｖＡのクロッ
クパルスＴＰＡ が生ぜしめられ、その場合にそれが正
の電圧レベルｖＤＤ から負の電圧レベル−ｖＢＢ へ
切り換えられ、そして再び元の状態へ切り換えられるこ
とを示している。この切り換えもしくは元への戻し切り
換えは、単一極性のクロックパルスＴＰＦ、の前縁およ
び後縁の発生と同時に、すなわち時点ｔ１およびｔ２で
行なわれる。クロック電圧ｖ２がクロックパルスＴＰＥ
の列を有するならば、出力端Ａには対応する数のクロ
ックパルスＴＰＡ を有するクロック電圧が生じる。
クパルスＴＰＡ が生ぜしめられ、その場合にそれが正
の電圧レベルｖＤＤ から負の電圧レベル−ｖＢＢ へ
切り換えられ、そして再び元の状態へ切り換えられるこ
とを示している。この切り換えもしくは元への戻し切り
換えは、単一極性のクロックパルスＴＰＦ、の前縁およ
び後縁の発生と同時に、すなわち時点ｔ１およびｔ２で
行なわれる。クロック電圧ｖ２がクロックパルスＴＰＥ
の列を有するならば、出力端Ａには対応する数のクロ
ックパルスＴＰＡ を有するクロック電圧が生じる。
第３図は本発明の第２実施例を示す。こ几は。
トランジスタＴ３と端子２との間に接続さ、Ｉｔている
ｐチャンネル・エノ′ハンスメノ′ト形の別の電界効果
トランジスタＴ４がダイオードＩ）の代わりに使用さ几
ている点で第１図のものと異なっている。
ｐチャンネル・エノ′ハンスメノ′ト形の別の電界効果
トランジスタＴ４がダイオードＩ）の代わりに使用さ几
ている点で第１図のものと異なっている。
このトランジスタＴ４のゲートは端子２に接続されてい
る。他の回路部分は第１図のものに対応し、同じ符号が
付されている。
る。他の回路部分は第１図のものに対応し、同じ符号が
付されている。
第３図による回路の動作は第１図による回路の動作に対
応しており、その場合に電界効果トランジスタＴ４はＶ
Ａの側縁８により回路点５へ正の電圧ステップが伝達さ
れるときいつも導通状態にされる。こ几に続いて、導通
しているトランジスタＴ４を介して回路点５における電
位が最小値に低下する。この最小値はＴ４の動作電圧値
だけ端子２における電位−ＶＢ８ より高い。Ｔ４によ
り到達し得る回路点５における最小電位はダイオードＤ
により到達し得る最小値にほぼ一致する。
応しており、その場合に電界効果トランジスタＴ４はＶ
Ａの側縁８により回路点５へ正の電圧ステップが伝達さ
れるときいつも導通状態にされる。こ几に続いて、導通
しているトランジスタＴ４を介して回路点５における電
位が最小値に低下する。この最小値はＴ４の動作電圧値
だけ端子２における電位−ＶＢ８ より高い。Ｔ４によ
り到達し得る回路点５における最小電位はダイオードＤ
により到達し得る最小値にほぼ一致する。
第４図（＝示された本発明による実施例によれば、第１
図または第３図による端子２がｎチャンイ・ル・エンハ
ンスノント形の付加的な電界効果トランジスタＴ５のソ
ース・ドレイノ′区間を介して負の電圧レベル−ＶＢＢ
に置かれる付加的な端子２′に接続さｉｔている。ブロ
ック９は、第１図Ｃ二よる回路に基く場合にはダイオー
ドＤを表わし、第３図じよる回路の場合（碍まトランジ
スタＴ４を意味する。Ｔ５のゲートは端子２と接続され
ている。端子２′における電位ＶＢ′Ｂ が上述の電位
−ＶＢＢよりもＴ５の動作電圧値だけ負であるように選
定されているならば、第４図の端子２において−ｖＢＢ
が生じ、第４図にしたがっても入力電圧Ｖ、に依存する
既述の出力電圧■９が得られる。しかし、第１図および
第３図とは異なって、負の電圧レベル−ｖＢＢが意のま
まになり、これは第２図にしたがって電位−ｖＢＢ に
対応する出力電圧ｖＡ′の最小値よりもＴ５の動作電圧
だけ負である。本発明による集積回路が形成される基板
を電位−ＶＢＢに置くならば、出力電圧■ＡはＴ５の動
作電圧値を上回らない振幅を有する擾乱電圧が重畳した
場合にも基板バイアス電圧−ＶＢ’Ｂよりもけっして負
にならない。これによって、大きな確実性をもって、回
路のｐチャンネル電界効果トランジスタの存在する個々
のｎ導電子導体ゾーンとｐ導電型基板との間におけるｐ
ｎ接合に負担がかけられてこれがもとで個々の回路部分
間の絶縁が劣化するという問題が回避される。
図または第３図による端子２がｎチャンイ・ル・エンハ
ンスノント形の付加的な電界効果トランジスタＴ５のソ
ース・ドレイノ′区間を介して負の電圧レベル−ＶＢＢ
に置かれる付加的な端子２′に接続さｉｔている。ブロ
ック９は、第１図Ｃ二よる回路に基く場合にはダイオー
ドＤを表わし、第３図じよる回路の場合（碍まトランジ
スタＴ４を意味する。Ｔ５のゲートは端子２と接続され
ている。端子２′における電位ＶＢ′Ｂ が上述の電位
−ＶＢＢよりもＴ５の動作電圧値だけ負であるように選
定されているならば、第４図の端子２において−ｖＢＢ
が生じ、第４図にしたがっても入力電圧Ｖ、に依存する
既述の出力電圧■９が得られる。しかし、第１図および
第３図とは異なって、負の電圧レベル−ｖＢＢが意のま
まになり、これは第２図にしたがって電位−ｖＢＢ に
対応する出力電圧ｖＡ′の最小値よりもＴ５の動作電圧
だけ負である。本発明による集積回路が形成される基板
を電位−ＶＢＢに置くならば、出力電圧■ＡはＴ５の動
作電圧値を上回らない振幅を有する擾乱電圧が重畳した
場合にも基板バイアス電圧−ＶＢ’Ｂよりもけっして負
にならない。これによって、大きな確実性をもって、回
路のｐチャンネル電界効果トランジスタの存在する個々
のｎ導電子導体ゾーンとｐ導電型基板との間におけるｐ
ｎ接合に負担がかけられてこれがもとで個々の回路部分
間の絶縁が劣化するという問題が回避される。
１述の実施例のほかに、入力端Ｅに負の電圧レベルと基
準レベルとの間で交番する単一極性のクロック電圧が供
給されるような実施例も可能である。この場合には、電
界効果トランジスタＴＩ。
準レベルとの間で交番する単一極性のクロック電圧が供
給されるような実施例も可能である。この場合には、電
界効果トランジスタＴＩ。
Ｔ３および場合によって用いらｉするＴ４はｎチャンネ
ル・工／ハンスメント形とし、こ几に対してＴ２および
場合によって用いられるＴ５はｐチャンイ）ル・エン′
ハン′スメノ′ト形とＴＡばよい。この場合に５負の電
圧レベル−ＶＢＢは端子ｌ二導かれ、こＴ１．に対して
正の電圧レベル■ＤＤ は端子２に導かれる。それから
、出力電圧ｖＡは第２肉に内示とは逆に経過し１時点ｔ
１の前では振幅値−ＶＢ８が現わｉｔ、こ、Ｉｔは時点
ｔ１後に値ｖＤＤに切り換えられ、さらＣ二時点ｔ２後
に再び−ｖＢＢへ切り換えられる。第４図の回路点２′
における電圧レベル”−ＶＢＢはこの実施例では、ＶＤ
ＤよりもＴ５の動作電圧値だけ正である電圧レベル■嵩
によってて置き換えられる。
ル・工／ハンスメント形とし、こ几に対してＴ２および
場合によって用いられるＴ５はｐチャンイ）ル・エン′
ハン′スメノ′ト形とＴＡばよい。この場合に５負の電
圧レベル−ＶＢＢは端子ｌ二導かれ、こＴ１．に対して
正の電圧レベル■ＤＤ は端子２に導かれる。それから
、出力電圧ｖＡは第２肉に内示とは逆に経過し１時点ｔ
１の前では振幅値−ＶＢ８が現わｉｔ、こ、Ｉｔは時点
ｔ１後に値ｖＤＤに切り換えられ、さらＣ二時点ｔ２後
に再び−ｖＢＢへ切り換えられる。第４図の回路点２′
における電圧レベル”−ＶＢＢはこの実施例では、ＶＤ
ＤよりもＴ５の動作電圧値だけ正である電圧レベル■嵩
によってて置き換えられる。
本発明による回路の重要な用途は、例えば５ボルトの正
の電圧レベルと例えば−２ボルトの負の電圧レベルとの
間で交番し、個々のメモリセルの選択のためのＲＡＭ＃
−導体メモリのワード線に印１１０される電圧の発生で
ある。ワード線を介して制御可能な個々のメモリセルの
ｐチャンイ・ル選択トランジスタは、その電圧の・−２
ボルトのレベルが発生したときに導通させられ、これに
対して５ボルトのレベルが現わハたときには阻比さｎる
。この場合に各選択されたメモリセルのメモリコンデン
サは、それの導通した選択トランジスタを介して該当ビ
ット線に接続される。ビット線がＯボルトにあるとする
と、ワード線を介してｐチャンネル選択トランジスタの
ゲートに例えば−２ボルトの電圧が供給されている場合
１：は、以前に５ボルトｌ二充電されたメモリコンデン
サは容易にＯボルトまで放電することができる。これに
対して、選択トランジスタのゲートに０ボルトの雷ｌト
が印加されるものでは、その他の環境が同じであるとす
ると、メモリコンデンサの放電は約１ボルトの電圧まで
しか可能でなかった。というのは、選択トランジスタは
約１ボルトの動作電圧値を有し、上記の放電が約１ボル
トの電圧まで行わ２ｔたときに選択トランジスタが阻止
状態になるからである。この場合にはワード線における
５ボルトと０ボルトとυ）間で交番する電圧が５ボルト
と一２ボルトとの間で交番する小３圧に艮き換えられる
と非常に有利である。
の電圧レベルと例えば−２ボルトの負の電圧レベルとの
間で交番し、個々のメモリセルの選択のためのＲＡＭ＃
−導体メモリのワード線に印１１０される電圧の発生で
ある。ワード線を介して制御可能な個々のメモリセルの
ｐチャンイ・ル選択トランジスタは、その電圧の・−２
ボルトのレベルが発生したときに導通させられ、これに
対して５ボルトのレベルが現わハたときには阻比さｎる
。この場合に各選択されたメモリセルのメモリコンデン
サは、それの導通した選択トランジスタを介して該当ビ
ット線に接続される。ビット線がＯボルトにあるとする
と、ワード線を介してｐチャンネル選択トランジスタの
ゲートに例えば−２ボルトの電圧が供給されている場合
１：は、以前に５ボルトｌ二充電されたメモリコンデン
サは容易にＯボルトまで放電することができる。これに
対して、選択トランジスタのゲートに０ボルトの雷ｌト
が印加されるものでは、その他の環境が同じであるとす
ると、メモリコンデンサの放電は約１ボルトの電圧まで
しか可能でなかった。というのは、選択トランジスタは
約１ボルトの動作電圧値を有し、上記の放電が約１ボル
トの電圧まで行わ２ｔたときに選択トランジスタが阻止
状態になるからである。この場合にはワード線における
５ボルトと０ボルトとυ）間で交番する電圧が５ボルト
と一２ボルトとの間で交番する小３圧に艮き換えられる
と非常に有利である。
本発明によｉ％は、必要な回路素子数が茗しく少なくて
済み、１つの静電容置しか存在しないという利点が１縁
られる。
済み、１つの静電容置しか存在しないという利点が１縁
られる。
第１図は本発明の第１実施例を示す回路図。
第２図は第１図の実施例を説明するためのタイムチャー
ト、第３図は本発明の第２実施例を示す回路図、第４図
は第１図および來３図の実施例の変形例を示す回路図で
ある。 Ｔ１・・・第１の電界効果トランジスタ、 Ｔ２・・・
第２の電界効果トランジスタ、 Ｔ３・・・ 第３の電
界効果トランジスタ、 １．２・・・ 直列接続され
たＴ１〜Ｔ３ の両端子、 ３．４−０．接続点、
Ｅ・・・入力端子、 Ａ・・、出力端子、 Ｄ・・・
ダイオード、 Ｃ・・・静電容置、 Ｔ４・・・
別の電界効果トランジスタ、 Ｔ５・・・ （・ｔ
ｙｒｏ的な電界効果トランジスタ。
ト、第３図は本発明の第２実施例を示す回路図、第４図
は第１図および來３図の実施例の変形例を示す回路図で
ある。 Ｔ１・・・第１の電界効果トランジスタ、 Ｔ２・・・
第２の電界効果トランジスタ、 Ｔ３・・・ 第３の電
界効果トランジスタ、 １．２・・・ 直列接続され
たＴ１〜Ｔ３ の両端子、 ３．４−０．接続点、
Ｅ・・・入力端子、 Ａ・・、出力端子、 Ｄ・・・
ダイオード、 Ｃ・・・静電容置、 Ｔ４・・・
別の電界効果トランジスタ、 Ｔ５・・・ （・ｔ
ｙｒｏ的な電界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １）正の電圧レベルと負の電圧レベルとの間で交番する
クロック電圧を発生するための集積回路において、３つ
の電界効果トランジスタ（Ｔ１、Ｔ２、Ｔ３）の直列回
路が設けられ、この直列回路の両端子（１、２）は前記
電圧レベル間に置かれ、前記直列回路の第１および第２
の電界効果トランジスタ（Ｔ１、Ｔ２）は、前者が第１
のチャンネル形に属し、後者が第２のチャンネル形に属
し、両者のゲートは一括されて単一極性のクロック電圧
を入力される制御入力端（Ｅ）に置かれており、且つ両
者の接続点（３）は回路出力端（Ａ）に導かれていると
共に静電容量（Ｃ）を介して第３の電界効果トランジス
タ（Ｔ３）のゲートに接続され、この第３の電界効果ト
ランジスタは第１のチャンネル形に属しており、第３の
電界効果トランジスタ（Ｔ３）のゲートはダイオード（
Ｄ）を介して第３の電界効果トランジスタ（Ｔ３）側の
前記直列回路の端子（２）に接続されていることを特徴
とするクロック電圧発生集積回路。 ２）第１の電界効果トランジスタ（Ｔ１）側の前記直列
回路の端子（１）には正の電圧レベルが印加され、第１
および第３の電界効果トランジスタ（Ｔ１、Ｔ３）はｐ
チャンネル・エンハンスメント形に属し、第２の電界効
果トランジスタ（Ｔ２）はｎチャンネル・エンハンスメ
ント形に属し、単一極性のクロック電圧は正の電圧値と
基準電位との間で交番するようになっていることを特徴
とする特許請求の範囲第１項記載のクロック電圧発生集
積回路。 ３）第１の電界効果トランジスタ（Ｔ１）側の前記直列
回路の端子（１）には負の電圧レベルが印加され、第１
および第３の電界効果トランジスタ（Ｔ１、Ｔ３）はｎ
チャンネル・エンハンスメント形に属し、第２の電界効
果トランジスタ（Ｔ２）はｐチャンネル・エンハンスメ
ント形に属し、単一極性のクロック電圧は負の電圧値と
基準電位との間で交番するようになっていることを特徴
とする特許請求の範囲第１項記載のクロック電圧発生集
積回路。 ４）第３の電界効果トランジスタ（Ｔ３）側の前記直列
回路の端子（２）が第２のチャンネル形の付加的な電界
効果トランジスタ（Ｔ５）のソース・ドレイン区間に接
続され、この付加的な電界効果トランジスタを介して別
の電圧レベルが与えられるようになっており、この付加
的な電界効果トランジスタ（Ｔ５）のゲートは該電界効
果トランジスタ側の前記直列回路の端子（２）に接続さ
れていることを特徴とする特許請求の範囲第１項ないし
第３項のいずれかに記載のクロック電圧発生集積回路。 ５）正の電圧レベルと負の電圧レベルとの間で交番する
クロック電圧を発生するための集積回路において、３つ
の電界効果トランジスタ（Ｔ１、Ｔ２、Ｔ３）の直列回
路が設けられ、この直列回路の両端子（１、２）は前記
電圧レベル間に置かれ、前記直列回路の第１および第２
の電界効果トランジスタ（Ｔ１、Ｔ２）は、前者が第１
のチャンネル形に属し、後者が第２のチャンネル形に属
し、両者のゲートは一括されて単一極性のクロック電圧
を入力される制御入力端（Ｅ）に置かれており、且つ両
者の接続点（３）は回路出力端に導かれていると共に静
電容量（Ｃ）を介して第３の電界効果トランジスタ（Ｔ
３）のゲートに接続され、この第３の電界効果トランジ
スタは第１のチャンネル形に属しており、第３の電界効
果トランジスタ（Ｔ３）のゲートは第１のチャンネル形
の別の電界効果トランジスタ（Ｔ４）を介して第３の電
界効果トランジスタ（Ｔ３）側の前記直列回路の端子（
２）に接続されていることを特徴とするクロック電圧発
生集積回路。 ６）第１の電界効果トランジスタ（Ｔ１）側の前記直列
回路の端子（１）には正の電圧レベルが印加され、第１
、第３および別の電界効果トランジスタ（Ｔ１、Ｔ３、
Ｔ４）はｐチャンネル・エンハンスメント形に属し、第
２の電界効果トランジスタ（Ｔ２）はｎチャンネル・エ
ンハンスメント形に属し、単一極性のクロック電圧は正
の電圧値と基準電位との間で交番するようになっている
ことを特徴とする特許請求の範囲第５項記載のクロック
電圧発生集積回路。 ７）第１の電界効果トランジスタ（Ｔ１）側の前記直列
回路の端子（１）には負の電圧レベルが印加され、第１
、第３および別の電界効果トランジスタ（Ｔ１、Ｔ３、
Ｔ４）はｎチャンネル・エンハンスメント形に属し、第
２の電界効果トランジスタ（Ｔ２）はｐチャンネル・エ
ンハンスメント形に属し、単一極性のクロック電圧は負
の電圧値と基準電位との間で交番するようになっている
ことを特徴とする特許請求の範囲第５項記載のクロック
電圧発生集積回路。 ８）第３の電界効果トランジスタ（Ｔ３）側の前記直列
回路の端子（２）が第２のチャンネル形の付加的な電界
効果トランジスタ（Ｔ５）のソース・ドレイン区間に接
続され、この付加的な電界効果トランジスタを介して別
の電圧レベルが与えられるようになっており、この付加
的な電界効果トランジスタ（Ｔ５）のゲートは該電界効
果トランジスタ側の前記直列回路の端子（２）に接続さ
れていることを特徴とする特許請求の範囲第５項ないし
第７項のいずれかに記載のクロック電圧発生集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19843424274 DE3424274A1 (de) | 1984-07-02 | 1984-07-02 | Integrierte schaltung zur abgabe einer zwischen einem positiven und einem negativen spannungspegel alternierenden taktspannung |
| DE3424274.0 | 1984-07-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120418A true JPS6120418A (ja) | 1986-01-29 |
Family
ID=6239618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144421A Pending JPS6120418A (ja) | 1984-07-02 | 1985-07-01 | クロツク電圧発生集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4701634A (ja) |
| EP (1) | EP0167105A3 (ja) |
| JP (1) | JPS6120418A (ja) |
| DE (1) | DE3424274A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158027A (ja) * | 1990-10-23 | 1992-06-01 | Shiyunnan Kasei Kk | 発泡成形機の制御方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1204375B (it) * | 1986-06-03 | 1989-03-01 | Sgs Microelettronica Spa | Generatore di polarizzazione di sorgenti per transistori naturali in circuiti integrati digitali in tecnologia mos |
| DE3927192A1 (de) * | 1989-08-17 | 1991-02-21 | Telefunken Electronic Gmbh | Pegelumsetzer |
| KR950004637B1 (ko) * | 1993-01-19 | 1995-05-03 | 삼성전자주식회사 | 플로우팅 감지 회로 |
| US9621032B2 (en) * | 2015-07-30 | 2017-04-11 | Micron Technology, Inc. | Generation of voltages |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318377A (en) * | 1976-08-03 | 1978-02-20 | Toshiba Corp | Logical operation circuit |
| DE2744209C2 (de) * | 1977-09-30 | 1985-09-05 | Siemens AG, 1000 Berlin und 8000 München | Integrierte Schaltungsanordnung zur Ableitung einer zwischen zwei Pegeln umschaltbaren Ausgangsspannung |
| US4191898A (en) * | 1978-05-01 | 1980-03-04 | Motorola, Inc. | High voltage CMOS circuit |
| US4216390A (en) * | 1978-10-04 | 1980-08-05 | Rca Corporation | Level shift circuit |
| JPS583325A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | インバ−タ回路 |
| US4501978A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Level shift interface circuit |
-
1984
- 1984-07-02 DE DE19843424274 patent/DE3424274A1/de not_active Withdrawn
-
1985
- 1985-06-26 EP EP85107923A patent/EP0167105A3/de not_active Withdrawn
- 1985-07-01 US US06/750,302 patent/US4701634A/en not_active Expired - Fee Related
- 1985-07-01 JP JP60144421A patent/JPS6120418A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158027A (ja) * | 1990-10-23 | 1992-06-01 | Shiyunnan Kasei Kk | 発泡成形機の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0167105A3 (de) | 1988-03-16 |
| EP0167105A2 (de) | 1986-01-08 |
| US4701634A (en) | 1987-10-20 |
| DE3424274A1 (de) | 1986-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4029973A (en) | Voltage booster circuit using level shifter composed of two complementary MIS circuits | |
| US5410583A (en) | Shift register useful as a select line scanner for a liquid crystal display | |
| US4061929A (en) | Circuit for obtaining DC voltage higher than power source voltage | |
| US3937982A (en) | Gate circuit | |
| KR920010348B1 (ko) | 반도체 집적회로 장치 | |
| US3943378A (en) | CMOS synchronous binary counter | |
| US5675279A (en) | Voltage stepup circuit for integrated semiconductor circuits | |
| JPS58133038A (ja) | インバ−タ回路 | |
| US4456837A (en) | Circuitry for generating non-overlapping pulse trains | |
| US4542301A (en) | Clock pulse generating circuit | |
| JPS61283092A (ja) | リセツトあるいはセツト付記憶回路を有した半導体集積回路 | |
| US7239179B2 (en) | Level conversion circuit, power supply voltage generation circuit, shift circuit, shift register circuit, and display apparatus | |
| US4472645A (en) | Clock circuit for generating non-overlapping pulses | |
| EP0810732A2 (en) | Differential signal generating circuit having current spike suppressing circuit | |
| JPS6120418A (ja) | クロツク電圧発生集積回路 | |
| US7295056B2 (en) | Level shift circuit | |
| US4044270A (en) | Dynamic logic gate | |
| JPH06296130A (ja) | データ出力回路 | |
| US3892985A (en) | Set-preferring R-S flip-flop circuit | |
| KR910001952B1 (ko) | 키 회로 | |
| US4042833A (en) | In-between phase clamping circuit to reduce the effects of positive noise | |
| JP4420518B2 (ja) | 高電圧出力インバーター | |
| US4516120A (en) | Display device | |
| JPH0691462B2 (ja) | アナログカウンタ回路 | |
| JPH0427729B2 (ja) |