JPH0431418B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 中央処理装置からの命令の受付けや命令の終
結、チヤネル・パスの制御、サブチヤネルの制御
などを行う第１のチヤネル共通制御部と、各チヤ
ネルの処理を循環的にチヤネル番号順に且つ個別
に制御する個別制御部と、上記個別制御部の制御
やコマンド・フエツチ、主記憶装置との間のデー
タ転送などを行う第２のチヤネル共通制御部とを
具備するチヤネル処理装置において、チヤネル特
定不可能な障害発生時に、上記第１のチヤネル共
通制御部から上記個別制御部に対して、連続して
障害処理実行開始指示を与えて障害処理実行時間
の短縮を図るようにしたものである。

〔産業上の利用分野〕

本発明は、一般の計算機システムにおけるチヤ
ネル処理装置内のマイクロプロセツサの障害処理
の方式の関わり、特に中央処理装置からの命令の
受付けや命令の終結、チヤネル・パスの制御、サ
ブチヤネルの制御などを行う第１のチヤネル共通
制御部が検出するチヤネル番号特定不可能な障害
の処理方式に関わり、複数のチヤネルをチヤネル
番号順に循環的に且つ個別に制御する個別制御部
に対して障害処理実行開始指示を与える方式に関
するものである。

〔従来の技術〕

第７図は本発明が対象とするチヤネル処理装置
を有する一般的な計算機システムの構成を示して
いる。第７図において、１は中央処理装置、２は
チヤネル処理装置、３は主記憶装置、４は記憶制
御装置、５は第１のチヤネル共通制御部、６は第
２のチヤネル共通制御部、７は個別制御部、８は
第１のマイクロプロセツサ、９は第２のマイクロ
プロセツサ、１０は第３のマイクロプロセツサ、
１１はチヤネルをそれぞれ示している。図示の例
では、チヤネル処理装置２はチヤネル１１を16台
持つているが、第２の共通制御部６と個別制御部
７の組の４個を第１の共通制御部５に接続するこ
とにより、最大64台のチヤネル１１を制御するこ
とが出来る。チヤネル処理装置２は、第１のチヤ
ネル共通制御部５、第２のチヤネル共通制御部６
及び個別制御部７を有している。第１の共通制御
部５には第１のマイクロプロセツサ８が設けら
れ、第２の共通制御部６には第２のマイクロプロ
セツサ９が設けられ、個別制御部７には第３のマ
イクロプロセツサ１０が設けられている。第１の
共通制御部５の第１のマイクロプロセツサ８は、
命令の実行と解読（対CPU）、チヤネル・パスの
管理、サブチヤネルのロード／ストア（対
MCU）、IO割込み（対CPU）などを行うもので
ある。第２の共通制御部６の第２のマイクロプロ
セツサ９は、IO命令の解析と実行、サブチヤネ
ルのロード／ストア、主記憶装置３との間のデー
タ転送、CCW（チヤネル指令語）の読出し、IO割
込み等の機能を有している。個別制御部７の第３
のマイクロプロセツサ１０は、主にIOインタフ
エースのシーケンス制御を行う機能、IOインタ
フエースとタグ・イン信号のオン／オフを見てタ
グ・アウト信号のオン／オフを行う機能、IOイ
ンタフエースとステータス解析を行う機能等を有
している。

ところで、第１のマイクロプロセツサ８の走行
中にチヤネル番号を特定出来ないようなハードウ
エア障害が発生した場合、他のシステムへの影響
を最小限にすべく、その制御下の全てのチヤネル
１１に接続されたIOインタフエースを切り離す
ことは一般的に行われている。そうしないと、複
数のシステムにより共通に使用されるIO装置が
障害が発生したシステムと接続されたままとな
り、他システムからの可用性が低下する。

従来技術においては、障害発生時に第１のマイ
クロプロセツサ８から第２のマイクロプロセツサ
９及び第３のマイクロプロセツサ１０へ他のIO
指示と同様に通常のインタフエースを使つて、チ
ヤネル番号順に循環的に且つ個別に通知し、IO
インタフエースを切り離している。

〔解決しようとする問題点〕

しかしながら上記のような従来方式は下記のよ
うな問題点を有している。

(a) 通常のインタフエースを使用するので、全チ
ヤネルに通知するには時間がかかる。

(b) 障害発生通知のために、通常のインタフエー
スを使用しない方が、システムの信頼性が増
す。

本発明は、このような点に鑑みて創作されたも
のであつて、チヤネル番号特定不可能な障害が検
出された場合、IOインタフエースの切り離しを
速やかに行い得ると共に、システムの信頼性を向
上できるようになつたチヤネルの障害処理方式を
提供することを目的としている。

〔問題点を解決するための手段〕

以下、本発明を図面を参照しつつ説明する。第
１図はチヤネル個別情報を格納しておく記憶手段
の構成を示したものである。第１図において、１
２は記憶手段を示している。記憶手段１２には、
機番０チヤネルの制御情報、機番１のチヤネルの
制御情報、……、機番Ｆのチヤネルの制御情報が
格納される。個別制御部７では各チヤネルの制御
情報を循環的に記憶手段１２から読み出して更新
している。即ち、個別制御部７は、例えば＃０サ
イクルで記憶手段１２内の機番０のチヤネル制御
情報を読出し、次のサイクルで判定処理を行い、
次のサイクルで書き込みを行い、＃１サイクルで
記憶手段１２内の機番１チヤネル制御情報を読出
し、次のサイクルで判定処理を行い、次のサイク
ルで書き込みを行い、＃Ｆサイクルで記憶手段１
２内の機番Ｆのチヤネル制御情報を読出し、次の
サイクルで判定処理を行い、次のサイクルで書き
込みを行い、＃０サイクルで再び記憶手段１２内
の機番０のチヤネル制御情報を読出し、次のサイ
クルで判定処理を行い、次のサイクルで書き込み
を行う。共通制御部６は、必要な時に記憶手段１
２の制御情報を読み出し、処理が終了した時に書
き込む。

個別制御部７から共通制御部６に処理依頼する
場合は、個別制御部７は要求信号と要求の内容を
各チヤネルの制御情報域に貯えておく。続いて、
各チヤネルの処理実行時（順番）に共通制御部６
へ要求が発行される。この処理要求は、待ち行列
化される。共通制御部６から個別制御部７に処理
要求を送る場合には、共通制御部７は要求信号と
要求内容を各チヤネルの制御情報域に貯えてお
く。続いて、各チヤネルの処理実行時に個別制御
部７が処理する。

チヤネル個別の制御情報を格納しておく記憶手
段１２の内にはチヤネル番号に同期して循環的に
制御する個別制御部７のみが読出し／書込みが出
来る制御レジスタと、第２の共通制御部６及び個
別制御部７の両方から読出し／書込みが出来る制
御レジスタとがある。便宜上、前者を制御レジス
タと呼び、後者をスタツク・レジスタと呼ぶ。

第２図はスタツク・レジスタに格納されるチヤ
ネル個別の制御情報の一部のフオーマツトを示し
たものである。K0 OPはK0 OPERATIONの略
であり、K0 RQに関する処理実行中であること
を示す。K0 OPをオンにセツトするのは、個別
制御部７である。このときK0 RQをオフにセツ
トする。第２のマイクロプロセツサ９のマイクロ
プログラムの指示により、K0 OPはオフにセツ
トされる。

第３図は制御レジスタに格納されるチヤネル個
別の制御情報の一部のフオーマツトを示したもの
である。K0 REQUEST CODEは個別制御部７
からの各種処理要求コードであり、K0 REQは
K0 REQUESTの略であり、各種処理実行要求が
あることを示す。K0 RQやK1 RQは優先順位決
定時にそれぞれオフにセツトされ、同時にK0
OP、K1 OPがそれぞれオンにセツトされる。な
お、スタツク・レジスタ内にも、処理要求コード
及び処理実行要求存在フラグを書き込むことが出
来る。

第４図は個別制御部によつて取り出された各種
処理要求が優先順位決定回路を経由して第２のマ
イクロプロセツサ制御回路にチヤネル番号と共に
処理コードが伝達するまでを示したものである。
第４図において、１３−ｉ（ｉ＝０，１，２…）
は要求レジスタ、１４は優先順位決定回路、１５
は第２のマイクロプロセツサ制御回路をそれぞれ
示している。要求レジスタ１３−０にはK0に属
する要求が格納され、要求レジスタ１３−１には
K1に属する要求が格納され、要求レジスタ１３
−２にはK2に属する要求が格納される。K0、
K1、K2等は処理要求の大分類を示すものと考え
てよい。Ｖは要求レジスタに格納されている処理
要求が有効なことを表している。各要求レジスタ
１３−０，１３−１，１３−２，…には、チヤネ
ル番号と処理要求コードREQ CODEが格納され
る。なお、記憶手段１２から処理要求を取り出し
て要求レジスタにセツトする処理は、個別制御部
７内の図示しないチヤネル番号同期制御部が行
う。要求レジスタ内のチヤネル機番はその要求が
何れのチヤネルに関するものであるかを示してい
る。優先順位決定回路１４は、第２のマイクロプ
ロセツサ９によつて選択許可が指定されると、要
求レジスタ１３−０，１３−１，１３−２，…格
納されている処理要求の中から優先順位に従つて
１個を選択し、選択された要求を出力する。優先
順位決定回路１４からの出力は、チヤネル機番と
REQ CODE MODIFIERから構成されている。
REQ CODE MODEFIERは、大分類（Ki）と
REQ CODEよりなるものと考えてよい。優先順
位決定回路１４の出力は、第２のマイクロプロセ
ツサ制御回路１５に入力される。第２のマイクロ
プロセツサ制御回路１５は、第２のマイクロプロ
セツサ９の制御記憶に対するアドレス等を生成す
るものと考えてよい。第２のマイクロプロセツサ
９は処理要求を処理すると、選択許可を優先順位
検定回路１４に与える。

個別制御部７は、機番Ｎで定まるタイミングで
機番Ｎのスタツク・レジスタ及び制御レジスタの
内容を読み出すが、第２のマイクロプロセツサ９
に対する処理要求がある場合には該当する要求レ
ジスタが空であることを条件にして当該処理要求
を該当する要求レジスタに書き込む。もし、空で
なければ、機番Ｎに割当てられた次のタイミング
まで待たされる。この処理要求は第２のマイクロ
プロセツサ９によつて処理されるが、第２のマイ
クロプロセツサ９は必要な時に記憶手段１２に格
納されている制御情報（例えばチヤネルの状態表
示やデータ・バツフア・ポインタ等）を読み出
し、処理が終了した時に処理結果を記憶手段１２
の機番Ｎの制御情報域に書き込む。同一チヤネル
で他の内容の処理要求が発生した場合には、その
チヤネルの後から発生した処理は保留されるの
で、チヤネル番号順に優先順位が決定される。ま
た、複数の処理要求が同時に同一のチヤネルで発
生した場合には、その種類で優先順位を取る。例
えばデータ・チエイニング時のCCW FETCH或
いはページ・クロスが発生した時のデータ・アド
レス変換の処理要求の方が、データ転送終了時の
CSWの作成処理よりも優先的に処理される。

第５図は第３のマイクロプロセツサ１０の１実
施例構成を示す図である。第５図において、１６
は第３のマイクロプロセツサ制御記憶、１７は制
御記憶アドレス・レジスタ、１８はセレクタ、１
９はアドレス保持用のシフトレジスタ、２０は制
御記憶データ・レジスタ、２１はタグアウト・レ
ジスタ、２２はタグイン・レジスタ、２３は第３
のマイクロプロセツサ制御回路、２４は書込レジ
スタをそれぞれ示している。アドレス・レジスタ
１７は制御記憶１６のアドレスを指定するもので
ある。制御記憶１６からの読出しが行われた後、
アドレス・レジスタ１７の内容は更新され、シフ
トレジスタ１９の右端に入力される。シフトレジ
スタ１９は15個のレジスタ要素を有している。ア
ドレス・レジスタ１７な格納されているアドレス
が機番Ｎのチヤネルを制御するためのマイクロ・
オーダの記憶場所を指定しているとすると、シフ
トレジスタ１９の左端のレジスタ要素に格納され
ているアドレスは機番Ｎ＋１のチヤネルを制御す
るためのマイクロ・オーダの記憶場所を指定して
おり、その次のレジスタ要素に格納されているア
ドレスは機番Ｎ＋２のチヤネルを制御するための
マイクロ・オーダの記憶場所を指定している。以
下、同様である。シフトレジスタ１９の内容は１
サイクル毎に左方向にシフトされることは言うま
でもない。セレクタ１７は、選択指示信号の値に
従つて上側入力又は下側入力の何れか一方を選択
し、選択したアドレスをアドレス・レジスタ１７
に入力する。上側入力にはシフトレジスタ１９の
左端のレジスタ要素が接続されている。制御記憶
１６から読出されたマイクロ・オーダは制御記憶
データ・レジスタ２０に格納される。制御記憶デ
ータ・レジスタ２０の内容によつて、個別制御部
７の各部の制御や記憶手段１２に対するデータ書
込み等が行われる。第３のマイクロプロセツサ制
御回路２３は、第２のマイクロプロセツサ９から
の処理要求を処理するためのマイクロプログラム
の先頭アドレスを生成したり、タグイン・レジス
タ２１の内容に従つて制御記憶アドレスを更新す
る等の制御を行うものである。書込レジスタ２４
には、記憶手段１２に書込まれるデータがセツト
される。

第６図は本発明による第１の共通制御部及び個
別制御部の障害処理を説明するタイムチヤートで
ある。第６図において、２５は各種の障害を検出
する障害処理制御部を示す。障害処理制御部２５
には、チヤネル処理装置２の各部の設置されてい
るエラー検出装置（図示せず）からの検出信号が
入力されており、各種ハードウエア障害をその種
類毎に信号線により検出出来る。第１のマイクロ
プログラム（第１のマイクロプロセツサ８で実行
されるマイクロプログラム）の走行中にチヤネル
番号特定不可能なハードウエア障害が時点Ｃで障
害処理制御部２５によつて検出されたとすると、
この旨が特定の信号線を介して第３のマイクロプ
ロセツサ１０に通知され、その後に障害処理制御
部２５が第１のマイクロプロセツサ８に対して処
理の中断若しくは終了を指示する。なお、チヤネ
ル番号特定不可能なハードウエア障害とは、例え
ば、チヤネル番号レジスタのパリテイ・エラー
（チヤネル番号を特定出来ない）やチヤネル番号
を決定しようとする処理中のハードウエア・エラ
ー（マイクロプログラム走行中に特定ルーチンで
ハードウエア・エラーを検出し、マイクロプログ
ラムによつてセツトされる）等である。

特定の信号線によりチヤネル番号特定不可能な
ハードウエア障害が発生したことが通知される
と、第３のマイクロプロセツサ１０のマイクロプ
ロセツサ制御回路２３は、図示しない制御記憶ア
ドレス生成部によつて障害処理実行開始アドレス
を生成すると共に、或るタイミング（例えばチヤ
ネルＭに割当てられたタイミング）で障害処理実
行開始アドレスがアドレス・レジスタ１７に入力
されるようにセレクタ１８を制御し、引き続くＭ
＋１、Ｍ＋２、…、Ｍ＋15のタイミングでも障害
処理実行開始アドレスがアドレス・レジスタ１７
に入力されるように制御し、その後はシフトレジ
スタ１９の出力するアドレスがアドレス・レジス
タ１７に入力されるように制御する。この障害処
理実行開始アドレスによつて指定される制御記憶
１６の内容は、実際にIOインタフエースを切り
離すマイクロプログラム・ルーチンの先頭に飛ぶ
ようにブランチ・オーダにして置く。機番ｉ（ｉ
＝０、１、…、Ｆ）に対応するタイミングで障害
処理実行開始アドレスがアドレス・レジスタ１７
にセツトされてから所定時間後にチヤネルｉから
Selective Reset信号が送出される。

〔発明の効果〕

以上の説明から明らかなように、本発明によれ
ば、チヤネル番号特定不可能なハードウエア障害
の発生を全チヤネルに通知するに要する時間を短
縮できること及びシステムの信頼性が向上するこ
と等の顕著な効果を奏することが出来る。

【図面の簡単な説明】

第１図はチヤネル個別の制御情報を格納してお
く記憶手段の構成を示す図、第２図はスタツク・
レジスタに格納されるチヤネル個別の制御情報の
一部のフオーマツトを示す図、第３図は制御レジ
スタに格納されるチヤネル個別の制御情報の一部
のフオーマツトを示す図、第４図は個別制御部に
よつて取り出された第２のマイクロプロセツサに
対する各種処理要求が優先順位決定回路を経由し
て第２のマイクロプロセツサ制御回路にチヤネル
番号と共に処理コードが伝達するまでを示した
図、第５図は第３のマイクロプロセツサの１実施
例構成を示す図、第６図は本発明による第１の共
通制御部及び個別制御部の障害処理を説明するタ
イムチヤート、第７図は本発明が対象とするチヤ
ネル処理装置を有する一般的な計算機システムの
構成を示す図である。 １……中央処理装置、２……チヤネル処理装
置、３……主記憶装置、４……記憶制御装置、５
……第１のチヤネル共通制御部、６……第２のチ
ヤネル共通制御部、７……個別制御部、８……第
１のマイクロプロセツサ、９……第２のマイクロ
プロセツサ、１０……第３のマイクロプロセツ
サ、１１……チヤネル、１２……記憶手段、１３
……要求レジスタ、１４……優先順位決定回路、
１５……第１のマイクロプロセツサ制御回路、１
６……第２のマイクロプロセツサの制御記憶、１
７……制御記憶アドレス・レジスタ、１８……セ
レクタ、１９……アドレス保持用のシフトレジス
タ、２０……制御記憶データ・レジスタ、２１…
…タグアウト・レジスタ、２２……タグイン・レ
ジスタ、２３……第３のマイクロプロセツサ制御
回路、２４……書込レジスタ、２５……障害処理
制御部。

Claims (1)

1. 【特許請求の範囲】 １ 一般の計算機システムにおけるチヤネル処理
   装置において、 複数のチヤネルを共通に制御する第１のマイク
   ロプロセツサ８を含む第１のチヤネル共通制御部
   ５と、 複数のチヤネルを共通に制御する第２のマイク
   ロプロセツサ９を含む第２のチヤネル共通制御部
   ６と、 各チヤネルの処理をチヤネル番号順に循環的に
   且つ個別に制御する第３のマイクロプロセツサ１
   ０を含む個別制御部７と、 上記第１のチヤネル共通制御部５から上記個別
   制御部７へ障害発生を通知する障害発生伝達手段
   ２５とを具備し、 更に上記個別制御部７が、上記障害発生伝達手
   段２５によつて上記第１のチヤネル共通制御部５
   から通知された処理要求を、チヤネル番号順に循
   環的に且つ個別に実行するように構成されたこと
   を特徴とするチヤネルの障害処理方式。