JPS61214581A - 高周波・高出力電界効果型トランジスタの製造方法 - Google Patents
高周波・高出力電界効果型トランジスタの製造方法Info
- Publication number
- JPS61214581A JPS61214581A JP5441085A JP5441085A JPS61214581A JP S61214581 A JPS61214581 A JP S61214581A JP 5441085 A JP5441085 A JP 5441085A JP 5441085 A JP5441085 A JP 5441085A JP S61214581 A JPS61214581 A JP S61214581A
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- JP
- Japan
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- effect transistor
- field effect
- manufacture
- hole
- high frequency
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係シ、特にマイクロ波
領域で動作する高周波・高出力電界効果型トランジスタ
（以後ＭＥ８ＦＥＴ と略称する）に１１Ｆｌ＋１ 〔発明の背景〕 化合物半導体を用いた高周波・高出力ＭＥＳＦＥＴ。
領域で動作する高周波・高出力電界効果型トランジスタ
（以後ＭＥ８ＦＥＴ と略称する）に１１Ｆｌ＋１ 〔発明の背景〕 化合物半導体を用いた高周波・高出力ＭＥＳＦＥＴ。
なかでもＧａＡｓＭＥＳＰＥＴ は各種マイクロ波装置
に必要不可欠の半導体装置となっている。このような情
勢を背景にさらに高性能化の試みが行なわれている。そ
の−例として基板に貫通孔をあけ、これを金属で充てん
する方法がある。即ちソース電極を直接接地してソース
インダクタンスを低下させるとともに、放熱性を良くし
て素子の熱抵抗を下げるために用いられる技術である。
に必要不可欠の半導体装置となっている。このような情
勢を背景にさらに高性能化の試みが行なわれている。そ
の−例として基板に貫通孔をあけ、これを金属で充てん
する方法がある。即ちソース電極を直接接地してソース
インダクタンスを低下させるとともに、放熱性を良くし
て素子の熱抵抗を下げるために用いられる技術である。
この基板の貫通孔への金属層てんを行なった構造のＭＥ
８ＦＥＴの作製法に関する例としては、特開昭５９−１
７２７２０号がある。
８ＦＥＴの作製法に関する例としては、特開昭５９−１
７２７２０号がある。
即ち第１図に示す如＜、（１）基板ＩＫ衣表面ら選択エ
ツチングによシエッチング孔２を開孔後、ソース電極４
を厚く形成する。基板表面部３の上にはゲート電極、ド
レイン電極を含むＦＥＴが形成されているが、図中では
省略しである。（２）基板ＩＫ裏面から選択エツチング
によシ深いエツチングＪ１ζか開け １２１重五？ｈ、
Ｍ層纜ち＃イｌ半２〒鞘である。この工程を用いる場合
、基板の１の両側からエツチング孔２及び５を形成する
ためエツチングの制御が困難であった。即ちエツチング
孔５の深さが不十分の場合、ソース電極４の底面７に基
板１が残シ充てん金属６との導通がとれない。
ツチングによシエッチング孔２を開孔後、ソース電極４
を厚く形成する。基板表面部３の上にはゲート電極、ド
レイン電極を含むＦＥＴが形成されているが、図中では
省略しである。（２）基板ＩＫ裏面から選択エツチング
によシ深いエツチングＪ１ζか開け １２１重五？ｈ、
Ｍ層纜ち＃イｌ半２〒鞘である。この工程を用いる場合
、基板の１の両側からエツチング孔２及び５を形成する
ためエツチングの制御が困難であった。即ちエツチング
孔５の深さが不十分の場合、ソース電極４の底面７に基
板１が残シ充てん金属６との導通がとれない。
また過剰に基板１をエツチングすれば、ＭＥＳＦＥＴの
形成された基板部分３の厚さが薄くなり、応力によって
クラックが入るという問題点を有している。
形成された基板部分３の厚さが薄くなり、応力によって
クラックが入るという問題点を有している。
本発明の目的は寄生インダクタンスを低減する 。
とともに素子の熱抵抗を下げることが可能な高周波・高
出力ＭＥＳＦＥＴを再現性良く製造できる方法を提供す
ることにある。
出力ＭＥＳＦＥＴを再現性良く製造できる方法を提供す
ることにある。
本発明は以上のような点を考慮して、結晶を薄層化後、
ソース電極への貫通孔を一方向から開孔し、厚い金属層
によシ該貫通孔を充てんしたことを特徴としている。
ソース電極への貫通孔を一方向から開孔し、厚い金属層
によシ該貫通孔を充てんしたことを特徴としている。
以下、本発明の一実施例を第２図により説明する。
（１） 半絶縁性ＧａＡｓ上に能動層をそなえた基板
１１上にソース電極１２、ドレイン電極１３、ゲート電
極１４が形成されたウェーハを用意する。１５は８１０
ｚ、８ｉ−Ｎ等の素子保護膜である。このウェーハの素
子がすでに形成されている主表面側を透明板１６、例え
ばホウケイ酸ガラス板や石英板のような板上に接着剤１
７を用いて接着する。
１１上にソース電極１２、ドレイン電極１３、ゲート電
極１４が形成されたウェーハを用意する。１５は８１０
ｚ、８ｉ−Ｎ等の素子保護膜である。このウェーハの素
子がすでに形成されている主表面側を透明板１６、例え
ばホウケイ酸ガラス板や石英板のような板上に接着剤１
７を用いて接着する。
伐） 基板１１を研磨あるいはエツチングによってその
厚さを２０〜４０μｍ程度まで薄くする。
厚さを２０〜４０μｍ程度まで薄くする。
この際素子は透明板１６および接着剤１７によって保護
されている。
されている。
（３） ソース電極１２に対応した位置に基板１１の
裏面からエツチングによシ貫通孔１９を開孔する。この
位置合わせには両面マスクアライナを用い、ソース電極
１２の所望の位置にこの貫通孔１９がくるようにホトレ
ジスト１８のパターンを形成する。
裏面からエツチングによシ貫通孔１９を開孔する。この
位置合わせには両面マスクアライナを用い、ソース電極
１２の所望の位置にこの貫通孔１９がくるようにホトレ
ジスト１８のパターンを形成する。
（４） ホトレジスト１８を除去後、メッキ用下地金
属層２０を無電解メッキ法、スパッタ法、真空蒸着法、
クラスタイオンビーム蒸着法によって被着する。用いる
金属としては、Ｎｉ、Ａｕ・Ｔｉ／Ａｕ、Ｃｒ／Ａｕ２
層膜・Ｃｒ ／ Ｃｕ ／Ａ ｕａ層膜等がある。続い
て電解メッキ法によってメッキ金属層２１を８０−１２
０μｍ程度被着する。このメッキの際、貫通孔１９は寸
法がメッキ金属層２１の厚さに比べて十分小さいので完
全に金属で充てんされる。又このメッキ金属層２１に用
いる金属としてはＡｕ、Ｃｕ−Ｃｕ／Ａｕの２層膜等が
ある。
属層２０を無電解メッキ法、スパッタ法、真空蒸着法、
クラスタイオンビーム蒸着法によって被着する。用いる
金属としては、Ｎｉ、Ａｕ・Ｔｉ／Ａｕ、Ｃｒ／Ａｕ２
層膜・Ｃｒ ／ Ｃｕ ／Ａ ｕａ層膜等がある。続い
て電解メッキ法によってメッキ金属層２１を８０−１２
０μｍ程度被着する。このメッキの際、貫通孔１９は寸
法がメッキ金属層２１の厚さに比べて十分小さいので完
全に金属で充てんされる。又このメッキ金属層２１に用
いる金属としてはＡｕ、Ｃｕ−Ｃｕ／Ａｕの２層膜等が
ある。
Ｇ） 透明板１６をはく離して、チップ罠分離する。
チップの分離には、ダイシングソーあるいはワイヤーソ
ーを用いる。
ーを用いる。
以上の説明では、ＧａＡｓＭＥＳＦＥＴのソース電極に
つながる貫通孔を形成後、金属で充てんする場合を述べ
てきたが、他の化合物半導体を用いた場合にも本発明は
広く適用できる。
つながる貫通孔を形成後、金属で充てんする場合を述べ
てきたが、他の化合物半導体を用いた場合にも本発明は
広く適用できる。
以上述べてきたように、本発明によれば、マイクロ波領
域で動作する高周波・高出力ＭＥ８ＦＥＴを、薄い基板
に一方向よシ貫通孔をあけ、これを金属で充てんする方
法によシ作製することができる。即ち、これによってソ
ース電極を直接接地してソースインダクタンスを減らす
とともに放熱性を良くして素子の熱抵抗を下げる効果が
ある。
域で動作する高周波・高出力ＭＥ８ＦＥＴを、薄い基板
に一方向よシ貫通孔をあけ、これを金属で充てんする方
法によシ作製することができる。即ち、これによってソ
ース電極を直接接地してソースインダクタンスを減らす
とともに放熱性を良くして素子の熱抵抗を下げる効果が
ある。
第１図は従来法による高周波・高出力ＭＥＳＦＥＴの製
造工程の断面図、第２図は本発明による高周波・高出力
ＭＥ８ＦＥＴの製造工程の断面図である。 １．１１・・・基板、２．５・・・エツチング孔、３・
・・ＰＥＴの形成された基板部分、４．１２・・・ソー
ス電極、６・・・充てん金属、１３・・・ドレイン電極
、１４・・・ゲート電極、１５・・・保護膜（ＳｉＯ□
、５ｉ−Ｎ等）、１６・・・透明板、１７・・・接着剤
、１８・・・ホトレジスト、１９・・・貫通孔、２０・
・・メッキ用下地第 ２ 口
造工程の断面図、第２図は本発明による高周波・高出力
ＭＥ８ＦＥＴの製造工程の断面図である。 １．１１・・・基板、２．５・・・エツチング孔、３・
・・ＰＥＴの形成された基板部分、４．１２・・・ソー
ス電極、６・・・充てん金属、１３・・・ドレイン電極
、１４・・・ゲート電極、１５・・・保護膜（ＳｉＯ□
、５ｉ−Ｎ等）、１６・・・透明板、１７・・・接着剤
、１８・・・ホトレジスト、１９・・・貫通孔、２０・
・・メッキ用下地第 ２ 口
Claims (1)
- 【特許請求の範囲】 ソース、ドレインおよびゲートの各電極が一主表面上に
形成された半導体基板を用意する工程、該半導体基板を
裏面から薄くする工程、 裏面から該半導体基板にソース電極の所望の位置に合わ
せて貫通孔を形成する工程、 該裏面上にメッキ用下地金属層を形成する工程、続いて
該メッキ用下地金属層上にメッキ金属層を形成し、貫通
孔を充てんする工程を少なくとも有することを特徴とす
る高周波・高出力電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5441085A JPS61214581A (ja) | 1985-03-20 | 1985-03-20 | 高周波・高出力電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5441085A JPS61214581A (ja) | 1985-03-20 | 1985-03-20 | 高周波・高出力電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214581A true JPS61214581A (ja) | 1986-09-24 |
Family
ID=12969928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5441085A Pending JPS61214581A (ja) | 1985-03-20 | 1985-03-20 | 高周波・高出力電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214581A (ja) |
-
1985
- 1985-03-20 JP JP5441085A patent/JPS61214581A/ja active Pending
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