JPS61214876A - 時間軸変動補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばビデオテープレコーダ（ＶＴＲ）等
の映像信号の記録再生系において生ずる時間軸変動を補
正する時間軸変動補正装置に関する。

〔従来の技術〕

第２図は、例えば特開昭５８−１２４３８５号公報に示
された従来の時間軸補正装置を示すブロック図であり、
図において、１はアナログ入力映像信号をディジタル信
号に変換するＡ−Ｄ変換器、２はＡ−り変換器１の出力
であるディジタル映像信号と系の基準クロックとのタイ
ミングを合せるためのタイミング回路、３はタイミング
回路２の出力であるディジタル映像信号を所定時間遅延
させる映像遅延器、４はディジタル化映像信号を記憶す
るメモリ、５はＤ−Ａ変換器、６はＤ−Ａ変換器５の出
力であるアナログ映像信号に含まれる不要周波数成分を
除去する低域ろ波器（ＬＰＦ）である。

また、１９は系の基準クロックを発生する基準クロック
発生器、１１は上記ディジタル映像信号から再生水平同
期信号（以下、テープＨと称す）を分離抽出するための
同期分離器、１２は時間軸変動検出のための基準となる
バーストフラグを発生するバーストフラグ発生器、９は
このバーストフラグを基準として入力映像信号の時間軸
変動を検出する時間軸変動検出器、１３は時間軸変動検
出器９における時間遅れを補償するためのテープＨ遅延
器、１６は上記基準クロックに基いて書込みアドレスを
発生し、上記メモリ４の書込みを制御する書込み制御回
路、１７は同様に上記基準クロックに基いて読出しアド
レスを発生し、上記メモリ４の読出しを制御する読出し
制御回路、１５は時間軸変動検出器９で検出された時間
軸度成分のうちの、基準クロック周期単位の時間軸変動
成分に基いてテープＨを遅延させ、書込み制御回路１６
の書込みアドレスをリセットする書込み開始制御回路、
１８は読出し制御回路１７の読出しアドレスをリセット
するための読出しＨ信号を基準クロックに基いて発生さ
せる読出しＨ発生器、１０は時間軸変動検出器９で検出
された時間軸変動成分のうちの、基準クロック周期以下
の成分で基準クロックを位相変調するクロック位相変調
器である。

更に、７はＡ−Ｄ変換器１及びタイミング回路２に供給
するクロックを切換えるクロック切換器、８はタイミン
グ回路２に供給する時間軸変動成分を切換える時間軸変
動切換器、１４は上記切換器７及び８を制御するクロッ
ク切換制御器である。

次に動作について説明する。

まず、ＶＴＲ等の再生映像信号がＡ−Ｄ変換器１に入力
される。このＡ−Ｄ変換器１は前記基準クロックと該基
準クロックをクロック位相変１！４１０で位相変調した
変調クロックとを、クロック切換器７にて切換えたクロ
ック（以下、これをＡ−り用クロックと称す）で駆動さ
れ、上記入力再生映像信号をディジタル映像信号に変換
する。なお、クロック位相変調器１０における位相変調
と、クロック切換器７における切換えタイミングについ
ては後で詳しく述べる。Ａ−Ｄ変換器１の出力はタイミ
ング回路２に入力され、時間軸変動切換器８の制御によ
り、前記Ａ−Ｄ用クコクロック準クロツタとのタイミン
グを合わせ、Ａ−Ｄ用クロックに周期して入力されるデ
ィジタル映像信号を基準クロックで処理できるように、
Ａ−Ｄ用クロックと基準クロックとの時間差を緩衝する
。このタイミング回路２についても後に詳しく述べる。

タイミング回路２の出力であるディジタル映像信号は、
映像遅延器３、時間軸変動検出器９、及び同期分離器１
１に並列に供給される。そこで同期分離器１１において
、上記ディジタル映像信号から再生水平同期信号（テー
プＨ）が分離抽出され、このテープＨはバーストフラグ
発生器１２に供給される。バーストフラグ発生器１２で
は、このテープＨをもとに時間軸変動検出の基準とする
バーストフラグを発生し、このバーストフラグは時間軸
変動検出器９に供給される０時間軸変動検出器９におい
ては、上記バーストフラグを基準に上記ディジタル映像
信号中のバースト信号を基準クロックでサンプリングし
、上記バースト信号と基準クロックとの位相差が検出さ
れる。検出された位相差は入力映像信号の時間軸変動に
換算されてから時間軸変動検出信号として書込み開始制
御回路１５．クロック位相変調回路１０．及び時間軸変
動切換器８に供給される また、上記テープＨはクロック切換制御器１４及びテー
プＨ遅延器１３に供給され、テープＨ遅延器１３におい
て時間軸変動検出器９における時間遅れが補償された後
、書込み開始制御回路１５に入力される。書込み開始制
御回路１５において、上記遅延を施されたテープＨを、
上記時間軸変動検出信号の基準クロック周期単位の大な
る成分に応じて更に遅延させ、これによりリセット信号
が出力される。このリセット信号は書込み制御回路１６
にて発生する書込みアドレスのリセットを行うものであ
る。この書込制御回路１６では基準クロックに同期した
書込アドレスを発生させてメモリ４に送る。

他方、映像遅延器３に入力されたディジタル映像信号は
、この映像遅延器３において時間軸変動検出に要する時
間遅れが補償され、上記書込み制御回路１６によってメ
モリ４に書込まれる。この時、上述の如く、書込制御回
路１６において発生する書込アドレスは、上記時間軸変
動検出信号の基準クロックの周期単位の大なる成分に応
じてテープＨを遅延させた信号でリセットされることか
ら、入力映像信号に含まれる基準クロンク周期単位の時
間軸変動成分は、上記ディジタル映像信号をメモリ４に
書込む過程で補正される。

また、上記時間軸変動検出信号はクロック位相変調器１
０にも入力されるが、ここで時間軸変動検出信号の基準
クロック周期以下の小なる成分で基準クロックが位相変
調され、該変調クロ７クはクロック切換器７に供給され
る。クロック切換器７は、前述の如く、基準クロックと
該基準クロックに上記位相変調を施した変調クロックと
を切換えてＡ−Ｄ用クロックとし、これをＡ−Ｄ変換器
１に供給する。クロック切換器７を制御するクロック切
換制御器１４は、−水平走査期間のうち、水平ブランキ
ング期間にはクロック切換器７が基準クロックを選ぶよ
うに、又、−水平走査期間のうち、水平ブランキング期
間以外の映像期間にはクロツタ切換器７が上記変調クロ
ックを選ぶように、同期分離器１１からのテープＨをも
とにして一水平走査線毎にクロック切換制御信号を出力
する・即ち、再生映像信号中で時間軸変動検出のための
参照信号たるテープＨ及びバースト信号は水平ブランキ
ング期間に位置していることから、この期間においては
基準クロックをＡ−Ｄ用クロックとして、上述の方法に
より基準クロックとバースト信号との位相差を検出して
時間軸変動検出信号を得る。

時間軸変動検出信号が得られたら、そのうちの基準クロ
ック周期単位の大なる成分は上述の方法で書込み開始制
御回路１５で補正される一方、基準クロック周期以下の
小なる時間軸変動成分は上記クロック位相変調器１０に
入力される。ここで時間軸変動が検出された後、水平ブ
ランキング期間から映像期間に入る前に、上記クロック
切換器７はＡ−Ｄ用クロックを基準クロツクから上記変
調クロックに切換えるよう制御される。該変調クロック
は基準クロック周期以下の時間軸変動検出信号成分で変
調されているので、入力映像信号に含まれる基準クロッ
ク以下の小なる時間軸変動成分はこのＡ−Ｄ変換の過程
で補正されることになる。このように、−水平走査期間
の上記映像期間において、基準クロック周期以下の時間
軸変動成分は、基準クロック周期単位の時間軸変動成分
がメモリ４への書込み過程で補正されるより先にＡ−Ｄ
変換の過程で補正されているのである。

上述の如く、入力映像信号に含まれる時間軸変動は上記
ディジタル映像信号がメモリ４に書込まれた時点で全て
補正されており、その後は基準クロックでメモリ４から
信号を読み出せば、正規の時間軸を有する映像信号が得
られる。この読出しにおいては、まず読出しＨ発生器１
８で基準クロックを所定の割合で分周した読出しアドレ
スリセット信号が作成され、該リセット信号が読出し制
御回路１７に供給される。そしてこの読出し制御回路１
７から基準クロックに基いた読出しアドレスがメモリ４
に与えられ、ディジタル映像信号が順次読出される。更
に酸ディジタル映像信号は、基準クロックで駆動される
Ｄ−Ａ変換器５でアナログ映像信号に変換された後、Ｌ
ＰＦ６で不要周波数成分を除去されてから時間軸補正出
力となる。

なお、上記のディジタル信号処理の過程は、一系統の基
準クロックに従っているが、図中この基準クロックを破
線で示し、この基準クロックに上記変調を施した変調ク
ロックを一点鎖線で示し、基準クロックと変調クロック
とを上記の方法で切換えたＡ−Ｄ用クロックを二点鎖線
で示した。

〔発明が解決しようとする問題点〕

しかるに以上のように構成された従来の時間軸変動補正
装置は、上記Ａ−Ｄ用クワクロック準クロックとの間に
大なる位相差が生ずる場合があることから、該位相差を
Ｗｋ　ｆｉｒするべ（タイミング回路２を設けなければ
ならず、回路が複雑になるという欠点があった。より詳
細に説明すると、水平走査期間のうち、前記映像期間に
おいてＡ−Ｄ用クロックが上記変調クロックとなってい
るとき、その変調度が小である場合には第３図（ｂ）、
　（Ｃ）に示す如く、基準クロック（ａ）に対する変調
クロック（ｂ）の位相差、即ちＡ−Ｄ変換器出力データ
（ｃ）の位相差が小なので、Ａ−Ｄ変換以後の映像遅延
、メモリ書込み等の処理を基準クロックで行なえる。と
ころが、上記変調度が大である場合には、第３図（ｄ）
、　（ｅ）に示す如く、基準クロック（ａ）に対する４
１１クロツク（ｄ）の位相差、即ちＡ−Ｄ変換器出力デ
ータ（６）の位相差も大になり、Ａ−Ｄ変換後の上記処
理を、そのまま基準クロックで行なうことは困難になる
。そこでタイミング回路２を設け、前記水平ブランキン
グ期間にはＡ−Ｄ用クロックを基準クロックとするとと
もに、時間軸変動切換器８でタイミング回路２に送られ
る時間変動検出信号を０としてＡ−Ｄ変換器出力データ
をそのままタイミング回路出力とする。そして他方、前
記映像期間にはＡ−Ｄ用クロックを変調クロックとする
とともに、時間軸変動切換器８でタイミング回路２に時
間軸変動検出信号を送り、このとき変調クロックと基準
クロックとの位相差が大になる場合にはＡ−Ｄ変換器出
力データを１／２クロンク遅延させる等して位相をずら
し、基準クロックで扱えるタイミングのディジタル映像
信号にした後にタイミング回路出力としなければならな
かった。

この発明は上記のような従来のものの欠点を解消するた
めになされたもので、上記タイミング回路を省略して回
路を簡単化でき、しかもＡ−Ｄ変換器出力データである
ディジタル映像信号と、それ以後の映像遅延、メモリ書
込み用のクロックとの間にタイミングの差が生じること
のない時間軸変動補正装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明にかかる時間軸変動補正装置は、基準クロック
を基準クロック周期以下の時間軸変動成分で位相変調す
るクロック変調回路と、該位相変調された変調クロック
と基準クロックとを切換えるクロック選択手段とを設け
、クロック選択手段の出力であるＡ−Ｄ用クロックを、
Ａ−Ｄ変換器。

及び映像遅延器、メモリの書込み制御回路等の駆動用ク
ロックとしたものである。

〔作用〕

この発明においては、基準クロック周期以下の時間軸変
動成分で基準クロックを位相変調し、該変調クロックと
基準クロックとを切換えるクロ・ツク切換器出力をＡ−
Ｄ変換用のクロックとして用いるだけでなく、Ａ−Ｄ変
換後の映像遅延、メモリ書込み制御用のクロックとして
も用いることにより、Ａ−Ｄ変換からメモリ書込みまで
のディジタル映像信号の間に、タイミング回路なしにタ
イミングずれの生じない関係を維持せしめる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図は本発明の一実施例による時間軸補正装置のブロ
ック図で、図において第２図と同一符号は同一のものを
表わす。本実施例においては、映像遅延器３及びメモリ
４の書込み制御回路１６の駆動用クロックには、Ａ−Ｄ
変換器１の駆動用クロックと同一のものを用いており、
従来装置におけるタイミング回路は設けられていない、
従って、当然ながらタイミング回路に送る時間軸変動検
出信号を切換える時間軸変動切換器も設けられていない
。

次に動作について説明する。本実施例の時間軸変動補正
装置においては、同期分離器１１．バーストフラグ発生
器１２２時間軸変動検出器９．テープＨ遅延器１３．ｉ
Ｆ込み開始制御回路１２に係る時間軸変動検出と基準ク
ロック周期単位の時間軸変動補正動作、また読出しＨ発
生器１８．読出し制御回路１７に係るメモリ４からの読
出し動作、さらにＤ−Ａ変換器５．ＬＰＦ６に係るＤ−
Ａ変換の動作は従来装置と同様である。

そして本実施例装置では、クロック位相変調器１０にお
いて、基準クロック周期以下の時間軸変動成分で基準ク
ロックが位相変調され、該変調クロックと基準クロック
とがクロック切換制御器１４によって制御されるクロッ
ク切換器７によって切換選択され、該クロック切換器７
の出力にＡ−り用クロックが得られる。そしてこのＡ−
Ｄ用クロックによりＡ−Ｄ変換器１が駆動され、基準ク
ロック周期以下の時間軸変動成分が補正される。

またこのＡ−Ｄ用クロック（図中二点鎖線）は映像遅延
器３及びメモリ４の書込み制御回路１６の駆動用クロッ
クとしても用いられる。その遅延動作及び書込み制御動
作については従来と同様である。

このような本実施例装置では、Ａ−Ｄ変換器１とともに
、映像遅延器３及び書込み制御回路１６をもＡ−Ｄ用ク
ロックで駆動するようにしたので、従来装置のような、
Ａ−Ｄ変換器出力データとＡ−り変換後の映像遅延器３
及びメモリの書込み制御回路１６の駆動用クロックとの
間に不都合な時間差が生じない一方、−置時間軸変動を
除去されてメモリ４に書込まれたディジタル映像信号は
、書き込み時のクロックとは無関係なりロックで読出す
ことができ、このため他の部分は従来装置と全く同様の
構成とすることができる。換言すれば、本実施例におい
ては、従来装置においてタイミング回路に依っていたＡ
−Ｄ用クロックと基準クロックとの間に生ずる時間差の
緩衝の機能を、メモ＋７４に兼ねさせているのである。

　なお、上記実施例においてはディジタル信号の全ての
処理を基準クロック−系統のみで駆動する場合について
述べたが、本発明は例えばメモリ書込みの際には映像信
号を時間軸圧縮し、メモリ読出しの際には時間軸伸長す
る場合のように、映像信号のＡ−Ｄ変換及びメモリ書込
み用のクロックと、メモリ読出し及びＤ−Ａ変換用のク
ロックとを別系統で構成して独立にした場合にも通用で
き、上記実施例と同様の効果が得られる。

また、上記実施例においては時間軸変動検出に要する時
間遅れを補償するために映像遅延器を設けたが、時間軸
変動検出速度が高速で行われるよう回路構成すれば、こ
の映像遅延器は特に設ける必要はない。

〔発明の効果〕

以上のように、この発明によれば、基準クロック周期以
下の時間軸変動成分で基準クロックを位相変調し、その
変調クロックと基準クロックとを切換えることによって
得られるＡ−Ｄ変換器駆動用クロックを、Ａ−Ｄ変換器
だけではなく、その後段の、メモリに書込むまでの回路
の駆動用クロックにも用いるようにしたので、従来装置
におけるタイミング回路を省略することができ、装置の
回路構成を簡単化することができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による時間軸変動補正装置
を示すブロック図、第２図は従来の時間軸変動補正装置
を示すブロック図、第３図は基準クロックと変調クロッ
ク及びＡ−Ｄ変換器出力データのタイミング関係を説明
するための図である。 １・・・Ａ−Ｄ変換器、３・・・映像遅延器、４・・・
メモリ、１０・・・クロック位相変調器、１４・・・ク
ロック切換制御器、１６・・・メモリの書込み制御回路
。 なお図中同一符号は同−又は相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）映像信号の記録再生系で発生した時間軸変動を一
   水平走査線毎に検出し、該検出された時間軸変動を基準
   クロック周期単位の成分と基準クロック周期以下の成分
   とに分けて補正する時間軸変動補正装置において、基準
   クロック周期以下の時間軸変動成分で基準クロックを位
   相変調するクロック変調回路と、該変調クロック又は基
   準クロックのいずれか一方を選択して出力するクロック
   選択手段とを備え、該選択手段の出力を、上記映像信号
   をＡ−Ｄ変換するためのＡ−Ｄ変換器、及びＡ−Ｄ変換
   後のディジタル映像信号をメモリに書込むための書込み
   手段の駆動用クロックとしたことを特徴とする時間軸変
   動補正装置。
2. （２）上記書込み手段は、時間軸変動検出に要する時間
   遅れを補償するために上記ディジタル映像信号を所定時
   間遅延する映像遅延器と、該映像遅延器の出力を上記メ
   モリに書込むための書込み制御回路とからなるものであ
   ることを特徴とする特許請求の範囲第１項記載の時間軸
   変動補正装置。
3. （３）上記書込み手段は、上記Ａ−Ｄ変換器の出力を上
   記メモリに書込むための書込み制御回路からなるもので
   あることを特徴とする特許請求の範囲第１項記載の時間
   軸変動補正装置。
4. （４）上記映像信号のＡ−Ｄ変換及びメモリ書込みに使
   用するクロックと、メモリ読出し及びＤ−Ａ変換に使用
   するクロックとは同一系統のクロックであることを特徴
   とする特許請求の範囲第１項ないし第３項のいずれかに
   記載の時間軸変動補正装置。
5. （５）上記映像信号のＡ−Ｄ変換及びメモリ書込みに使
   用するクロックと、メモリ読出し及びＤ−Ａ変換に使用
   するクロックとはそれぞれ独立した系統のものであるこ
   とを特徴とする特許請求の範囲第１項ないし第３項のい
   ずれかに記載の時間軸変動補正装置。