JPH0453067A - 時間軸補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオテープレコーダ等の記録再生装置に適
用され、再生信号の時間軸誤差を除去して時間軸補正を
行う時間軸補正回路に関するものである。

〔従来の技術〕

ビデオテープレコーダ等の記録再生装置においては、磁
気テープと再生ヘッドとの相対速度の変動等により再生
信号（ごジッタとよばれる時間軸誤差が含まれており、
そのまま再生を行うと再生画像に横ゆれや色ずれ等が生
じる。このため、従来の記録再生装置には、例えば以下
に示すように、時間軸誤差を除去する時間軸補正回路が
設けられ、良好な再生画像を得るように構成された機種
がある。

第３図に示すように、時間軸補正回路に入力される再生
信号は、Ａ／Ｄ変換器（図中Ａ／Ｄ）３１により基準ク
ロックをサンプリングクロックとしてディジタルに変換
されて離散化データとなるとともに、同期分離回路３２
により水平同期信号が分離される。位相誤差検出回路３
３では、上記離散化データおよび水平同期信号に基づい
て基準クロックのＪＪｉｌＩ期以下の値以下差と１周期
以りの位相誤差とが検出され、前者がＷ、Ｚｅｒｏ補正
回路３４に入力され、後者が位相変調回路３５に入力さ
れる。

Ｗ、Ｚｅｒｏ補正回路３４では、後述のメモリ３７に離
散化デー・−夕を書き込むとき００番地を指定するＷ、
　　Ｚｅ　ｒ　ｏ　（ＷＲＩＴＥ　　ＺＥＪ＜Ｏ）が１
周期以」−７の位相誤差ムこつい〔１周期以下の位相誤
差となるように位相補正される。また、位相変調回路３
５では、Ｌ記位相誤差が１周期基トの位相誤差に補正さ
れ、この位相誤差で基準り１１ツクが位相変態されて書
込クロックＷＣｋとなる。また、５書込アドレス発住回
路３Ｇでは、上、記Ｗ、Ｚｅ　ｒ　ｏおよび書込クロッ
クに基づいて書込アドレスが発生する。

一方、Ａ／Ｄ変換器３１から出力された離散化データは
、位相誤差検出回路３３における誤差検出の遅延時間を
補償するために、遅延回路３７で基すり１１ツクのタイ
ミングで遅延されζメモリ３８に入力される。すると、
メモリ３８ムこは、Ｊ１記書込アドレスに上記書込クロ
ックＷｃｋのタイミングで１水平装置期間（Ｈ）ずつ離
散化データが書き込まれる。これにより、離散化データ
は時間軸誤差が除去された状態でメモリ３８内に保持さ
れる。

読出アドレス発生回路３９では、基準同期および基準ク
ロックに基づいて読出アドレスが発生し、メモリ３８か
らは、この読出アドレスにより指定された離散化データ
が基準クロックのタイミングで順次読み出される。そし
て、読み出された離散化データは、Ｄ／Ａ変換器（図中
Ｄ／Ａ）４Ｏにより基準クロックでアナログに変換され
る。

このように、上記時間軸補正回路では、離散化データを
位相誤差分を補正した書込クロックでメモリ３８に書き
込むとともに、基準クロックで読み出すことにより、時
間軸誤差のない再生信号が得られるようになっている。

〔発明が解決しようとする課題〕

ところが、上記従来の技術では、位相変調回路３５を構
成する素子の物理的精度の限界により、ごく僅かな位相
変動に対して補正能力が追従せず、残留誤差が生じてし
まう。また、上記従来の技術は、記録媒体と再生ヘッド
との相対速度が大きくなるに従い、その誤差である速度
誤差が発生し、これに対する時間軸補正が十分に行われ
ないという問題点を有している。

そこで、本発明は、上記の事情に鑑みてなされたもので
あって、残留誤差の低減を図り、さらに速度誤差の補正
能力を向上させることを目的としている。

〔課題を解決するための手段〕

本発明に係る時間軸補正回路は、再生信号から分離した
水平同期信号を基に位相誤差を検出する位相誤差検出手
段と、上記再生信号をディジタルに変換するＡ／Ｄ変換
手段と、このＡ／Ｄ変換手段によりディジタル化された
再生信号のデータを保持する保持手段と、この保持手段
への再生信号のデータの書き込みを上記位相誤差に基づ
いて補正されたタイミングで制御する書込制御手段と、
上記保持手段からの再生信号のデータの読み出しを基準
のタイミングで制御する読出制御手段と、上記保持手段
から読み出された再生信号のデータをアナログに変換す
るＤ／Ａ変換手段とを備えた時間軸補正回路において、
上記の課題を解決するために、以下に示すようになされ
ていることを特徴としている。

すなわち、本発明の範囲請求項第１項に係る時間軸補正
回路は、上記保持手段の前段に設けられ、上記Ａ／Ｄ変
換手段によりディジタル化された再生信号のデータを保
持する補助保持手段と、−１記基準のタイミングで上記
補助保持手段の書き込みを制御するとともに、上記基準
のタイミングを所定の分周比で分周したタイミングで上
記補助保持手段の読み出しを制御する書込／読出制御手
段とを備えている。

また、本発明の請求項第２項に係る時間軸補正回路は、
上記範囲請求項第１項に係る時間軸補正回路に加え、上
記水平同期信号を基に記録媒体と再生ヘッドとの相対速
度に生じた速度誤差を検出する速度誤差検出手段を備え
、上記書込制御手段が、上記速度誤差に応じた位相で書
き込みの制御を行うように構成されている。

〔作　用〕

」−記請求項第１項に係る時間軸補正回路では、Ａ／Ｄ
変換手段から出力される再生信号のデータが、書込／読
出制御手段により基準のタイミングで補助保持手段に書
き込まれ、基準のタイミングを所定の分周比Ｃ分周した
タイミングで読み出されることにより、時間軸伸長され
る。

また、この再生信号のデータは、書込制御手段の制御に
より、位相誤差検出１段が検出した位相誤差に基づいて
補正されたタイミングで保持手段に書き込まれる。そし
て、保持手段に保持される再生信号のデータは、読出制
御１段により基準同期および基準クロックの精度で決ま
る基準のタイミングで読み出されて時間軸圧縮され、Ｄ
／Ａ変換手段によりアナログに変換されて、時間軸誤差
のない再生信号として出力される。

このように、上記請求項第１項に係る時間軸補正回路に
よれば、再生信号のデータが保持手段に書き込まれる前
に、補助保持手段および書込／読出制御手段により時間
軸伸長されるので、時間軸誤差も同様に時間軸伸長され
る。このため、ごく僅かな位相変動に対しても回路精度
の限界内で時間軸の補正が可能となり、残留誤差を低減
することができる。

また、上記請求項第２項に係る時間軸補正回路によれば
、上記請求項第１項に係る時間軸補正回路と同様に残留
誤差の低減を図ることができるとともに、書込制御手段
が速度誤差手段により検出された速度誤差に応じた位相
で再生信号のデータの書き込みを制御するので、速度誤
差の分散が図られ、なおかつ速度誤差が上記時間軸誤差
と同様に時間軸伸長されることから、速度誤差に対する
補正能力を向上させることができる。

〔実施例１〕 本発明の請求項第１項に係る一実施例を第１図に基づい
て説明すれば、以下の通りである。

第１図に示すように、本実施例に係る時間軸補正回路は
、同期分離回路１、Ａ／Ｄ変換器（図中Ａ、／Ｄ）２、
Ｄ／Ａ変換器（図中Ｄ／Ａ）３、分周器４および２チヤ
ンネル記録に対応した処理回路５・５により構成されて
いる。なお、同図では、便宜上、処理回路５・５の一方
の図示を省略する。

同期分離回路１は、再生信号（例えば、映像信号）から
水平同期信号を分離する回路である。Ａ／Ｄ変換手段と
してのＡ／Ｄ変換器２は、−Ｆ記再生信号をディジタル
に変換して再生信号のデータ（以下、実施例の説明にお
いてＭ敗北データと称する）として出力する回路である
。Ｄ／Ａ変換手段としてのＤ／Ａ変換器３は、処理回路
５・５がら出力される離散化データをアナログに変換し
て再生信号に戻す回路である。分周器４は、水晶発振に
よる基準クロックを所定の分周比で分周する回路である
。

処理回路５は、メモリ６・７、書込／読出制御部８、位
相誤差検出回路９、遅延回路１ｏ、書込制御部１１およ
び読出アドレス発生回路１２を備えている。

補助保持手段としてのメモリ６および保持手段としての
メモリ７は、Ａ／Ｄ変換器２がら出力される離散化デー
タを１水平走査期間（Ｈ）ずつ書き込むとともに読み出
す記憶回路である。

書込／読出制御手段としての書込／読出制御部８は、書
込アドレス発生回路１３、分周器１４および読出アドレ
ス発生回路１５からなっている。

書込アドレス発生回路１３は、前記同期分離回路１によ
り分離された水平同期信号および基準クロックに基づい
て、離散化データをメモリ６に書き込む際のアドレスを
発生する回路である０分周器１４は、前記分周器４と同
じ分周比で上記水平同期信号を分周する回路である。読
出アドレス発生回路１５は、分周器１４で分周された水
平同期信号（以下、分周同期信号と称する）および分周
器４で分周された基準クロック信号（以下、分周クロッ
クと称する）に基づいて、メモリ６から離散化データを
読み出す際のアドレスを発生する回路である。

位相誤差検出手段としての位相誤差検出回路９は、分周
同期信号および離散化データに基づいて、分周クロック
の１周期以下の位相誤差と１周期以上の位相誤差とを検
出する回路である。遅延回路１０は、位相誤差検出回路
９における検出動作の遅延に応じて離散化データを遅延
させる回路である。

書込制御手段としての書込制御部１１は、Ｗ。

Ｚｅｒｏ補正回路１６、位相変調回路１７および書込ア
ドレス発生回路１８からなっている。Ｗ。

Ｚｅｒｏ補正回路１６は、上記位相誤差検出回路９から
出力される位相誤差のうち分周クロックの１周期以下の
位相誤差に基づいて、離散化データをメモリ７に書き込
む際の０番地を指定するＷ。

Ｚｅｖｏを１周期以上の位相誤差に対し１周期以下の位
相誤差に位相補正する回路である。一方、位相変調回路
１７は、上記位相誤差検出回路９からの分周クロックの
１周期以上の位相誤差を１周期以下に補正し、この位相
誤差で分周クロックを変調し変調クロックとして出力す
る回路である。

書き込みアドレス発生回路１８は、Ｗ、Ｚｅｒ。

補正回路１６から出力されるＷ、Ｚｅｒｏおよび位相変
調回路１７から出力される変調クロックに基づいて、離
散化データをメモリ７に書き込む際のアドレスを発生す
る回路である。

読出制御手段としての読出アドレス発生回路１２は、基
準クロックと基準同期とに基づいてメモリ７から離散化
データを読み出す際のアドレスを発生する回路である。

上記の構成において、入力された再生信号は、Ａ／Ｄ変
換器２により基準クロックでサンプリングされて離散化
データに変換されるとともに、同期分離回路１で水平同
期信号が分離される。この水平同期信号は、書き込みア
ドレス発生回路１３に入力されるとともに、分周器１４
で分周されて読出アドレス発生回路１５に入力される。

すると、メモリ６には、上記離散化データが書込アドレ
ス発生回路１３から発生した書込アドレスに、基準クロ
ックのタイミングでＩＨずつ書き込まれる。

次に、メモリ６に書き込まれた離散化データは、読出ア
ドレス発生回路１５が発生した読出アドレスにより指定
されたのものから、分周器４より供給される分周クロッ
クのタイミングで順次読み出される。このとき、例えば
、分周クロックおよび分周同期信号が１／Ｎの分周比で
分周されたとすると、メモリ６から読み出された離散化
データは、Ｎ倍に時間軸伸長されたことになる。

また、位相誤差検出回路９では、上記分周同期信号およ
びＡ／Ｄ変換器２からの離散化データに基づいて分周ク
ロックの１周期以下の位相誤差と１周期以上の位相誤差
が検出される。Ｗ、ＺｅｒＯ補正回路１６では、上記位
相誤差によりＷ、Ｚｅｒｏが位相補正され、位相変調回
路１７では、分周クロックの１周期以下に補正された補
正誤差で分周クロックが位相変調され変調クロックとな
る。上記のようにして得られたＷ、Ｚｅｒｏと変調クロ
ックとが書き込みアドレス発生回路１８に入力されると
、ここから書込アドレスが発生する。

一方、メモリ６から読み出された離散化データは、遅延
回路１０により遅延されて、上記書込アドレスとの同期
がとられ、メモリ７の上記書込アドレスに上記変調クロ
ックを書込クロックＷｃｋとしてＩＨずつ書き込まれる
。そして、メモリ７内の離散化データは、読出アドレス
発生回路１２が発生した読出アドレスで指定されたもの
から、基準クロックのタイミングで順次読み出されるこ
とにより、１．／Ｎに時間軸圧縮されて元の時間軸に戻
され、Ｄ／Ａ変換器３によりアナログに変換されて時間
軸の安定した再生信号として出力される。

このように、本実施例では、離散化データをメモリ６に
基準クロックで書き込み、分周クロックで読み出すこと
により離散化データが時間軸伸長されるので、時間軸誤
差も同様に時間軸伸長され、ごく僅かな時間軸誤差でも
容易に補正を行うことができる。

〔実施例２〕 続いて、本発明の請求項第２項に係る時間軸補正回路の
一実施例を第２図に基づいて説明すれば、以下の通りで
ある。なお、前記実施例１の回路と同様の機能を有する
回路については、同一の符号を付記してその説明を省略
する。

第２図に示すように、本実施例に係る時間軸補正回路は
、同期分離回路１、Ａ／Ｄ変換器２、Ｄ／Ａ変換器３、
分周器４および処理回路５′　・５′により構成されて
いる。処理回路５′は、書込／読出制御部８、位相誤差
検出回路９、遅延回路１０、書込アドレス発生部１１’
、読出アドレス発生回路１２および速度誤差検出回路１
９を備えている。なお、同図では、便宜上、処理回路５
′　・５′の一方の図示を省略する。

書込アドレス発生部１１′は、第１図に示した前記実施
例１０書込アドレス発生回路１１の構成に加えて、多相
クロック生成回路２０および選択制御回路２１を備えて
いる。多相クロック生成回路２０は、位相変調回路１７
からの変調クロックに基づいて、再生信号のラインあた
り１　／　ａ回位相を変えた複数のクロックを発生する
回路である。選択制御回路２１は、速度誤差検出回路１
９により検出される速度誤差に応じて、上記多相クロッ
クを選択し出力させる回路である。

速度誤差検出回路１９は、分周器１４からの分周同期信
号から図示しない記録媒体としてのテープと再生ヘッド
との相対速度の誤差である速度誤差を検出する回路であ
る。

上記の構成において、入力された再生信号は、Ａ／Ｄ変
換器２で離散化データに変換されるとともに、同期分離
回路１で水平同期信号が分離される。上記離散化データ
は、この水平同期信号に基づいて書込／読出制御回部８
の制御によりメモリ６に書き込まれ、書き込みの後順次
読み出される。

また、位相誤差検出回路９では、Ａ／Ｄ変換器２からの
離散化データと分周器１４からの分周同期信号とに基づ
いて位相誤差が検出される。この位相誤差に基づいて、
Ｗ、Ｚｅｒｏ補正回路１６でＷ、Ｚｅｒｏが位相補正さ
れ、位相変調回路１７から基準クロックが位相変調され
た変調クロックが出力される。多相クロック生成回路２
０では、上記変調クロックにより位相の異なるクロック
が発生する。そして、このクロックから検出回路２１が
上記分周同期信号から検出した速度誤差に応じたものが
、選択制御回路２１により選択され書込クロックＷｃｋ
として出力される。

一方、メモリ６から読み出されて時間軸伸長された離散
化データは、遅延回路１０を経て遅延された後、メモリ
７の書込アドレスに上記書込クロックＷ。により書き込
まれる。そして、メモリ７内の離散化データは、読出ア
ドレス発生回路１２からの読出アドレスおよび基準クロ
ックで順次読みだされることにより時間軸圧縮され、Ｄ
／Ａ変換器３によりアナログに変換されて時間軸の安定
した再生信号として出力される。

このように、本実施例によれば、多相クロック生成回路
２０のクロックを書込クロックＷｃｋとして用いること
により、速度誤差が分散され離散化データの１ライン全
体で均等に補正が行われるようになる。また、このとき
、離散化データを時間軸伸長することにより、多相クロ
ック生成回路２０を構成する素子の物理的な精度が殆ど
問題にならず、メモリ７の読み出し時における時間軸圧
縮により、結果として補正精度が上記時間軸伸長の倍率
に向上する。

〔発明の効果〕

本発明の請求項第１項に係る時間軸補正回路は、以上の
ように、上記保持手段の前段に設けられ、上記Ａ／Ｄ変
換手段によりディジタル化された再生信号のデータを保
持する補助保持手段と、上記基準のタイミングで上記補
助保持手段の書き込みを制御するとともに、上記基準の
タイミングを所定の分周比で分周したタイミングで上記
補助保持手段の読み出しを制御する書込／読出制御手段
とを備えている構成である。

これにより、再生信号のデータが保持手段に書き込まれ
る前に、補助保持手段および書込／読出制御手段により
時間軸伸長されるので、ご（僅かな位相変動に対しても
回路精度の限界内で時間軸の補正が可能となり、残留誤
差を低減することができる。イれゆえ、残留誤差の低減
を図り、時間軸補正の能力を向上させることができると
いう効果を奏する。

また、請求項第２項に係る時間軸補正回路は、上記請求
項第２項に係る時間軸補正回路に加え、上記水平同期信
号を基に記録媒体と再生ヘッドとの相対速度に生じた速
度誤差を検出する速度誤差検出手段を備え、上記書込制
御手段が、上記速度誤差に応じた位相で書き込みの制御
を行うように構成されている。

これにより、上記請求項第１項に係る時間軸補正回路と
同様、残留誤差の低減を図ることができるとともに、速
度誤差の分散が図られ、なおかつ速度誤差が上記時間軸
誤差と同様に時間軸伸長されることから、速度誤差に対
する補正能力を向上させることができ、より高精度に時
間軸補正を行うことができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の請求項第１項に係る時間軸補正回路の
構成を示すブロック図である。 第２図は本発明の請求項第２項に係る時間軸補正回路の
構成を示すブロック図である。 第３図は従来の時間軸補正回路の構成を示すブロック図
である。 １は同期分離回路、２はＡ／Ｄ変換器（Ａ／Ｄ変換手段
）、３ばＤ／Ａ変換器（Ｄ／Ａ変換手段）、４は分周器
、６はメモリ（補助保持手段）、７はメモリ（保持手段
）、８は書込／読出制御部（書込／読出制御手段）、９
は位相誤差検出回路（位相誤差検出手段）、１１・１１
′は書込制御部（書込制御手段）、１２は読出アドレス
発生回路（読出制御手段）、１９は速度誤差検出回路（
速度誤差検出手段）、２０は多相クロック生成回路、２
１は選択制御回路である。

Claims (1)

1. 【特許請求の範囲】 １、再生信号から分離した水平同期信号を基に位相誤差
   を検出する位相誤差検出手段と、上記再生信号をディジ
   タルに変換するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段
   によりディジタル化された再生信号のデータを保持する
   保持手段と、この保持手段への再生信号のデータの書き
   込みを上記位相誤差に基づいて補正されたタイミングで
   制御する書込制御手段と、上記保持手段からの再生信号
   のデータの読み出しを基準のタイミングで制御する読出
   制御手段と、上記保持手段から読み出された再生信号の
   データをアナログに変換するＤ／Ａ変換手段とを備えた
   時間軸補正回路において、上記保持手段の前段に設けら
   れ、上記Ａ／Ｄ変換手段によりディジタル化された再生
   信号のデータを保持する補助保持手段と、上記基準のタ
   イミングで上記補助保持手段の書き込みを制御するとと
   もに、上記基準のタイミングを所定の分周比で分周した
   タイミングで上記補助保持手段の読み出しを制御する書
   込／読出制御手段とを備えていることを特徴としている
   時間軸補正回路。 ２、上記水平同期信号を基に記録媒体と再生ヘッドとの
   相対速度に生じた速度誤差を検出する速度誤差検出手段
   を備え、上記書込制御手段が、上記速度誤差に応じた位
   相で書き込みの制御を行うように構成されていることを
   特徴とする請求項第１項に記載の時間軸補正回路。