JPS6121535A - 診断・障害処理システム - Google Patents

診断・障害処理システム

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Publication number
JPS6121535A
JPS6121535A JP59143024A JP14302484A JPS6121535A JP S6121535 A JPS6121535 A JP S6121535A JP 59143024 A JP59143024 A JP 59143024A JP 14302484 A JP14302484 A JP 14302484A JP S6121535 A JPS6121535 A JP S6121535A
Authority
JP
Japan
Prior art keywords
diagnosis
interface control
fault
fault processing
processing system
Prior art date
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Pending
Application number
JP59143024A
Other languages
English (en)
Inventor
Takashi Nishizawa
隆 西沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP59143024A priority Critical patent/JPS6121535A/ja
Publication of JPS6121535A publication Critical patent/JPS6121535A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は情報処理システムの障害処理・診断、システム
に関する。
〔従来技術〕
情報処理システムにおいて、このシステムを構成する装
置に障害が発生した場合に、障害発生装置からの障害デ
ータの読出し、障害処理、障害発生装置のシステムから
の切離しあるいは障害発生装置の診断を行う目的で診断
・障害処理装置が接続されている。
この障害処理・診断装置は種々の障害処理あるいは診断
制御を行うためにマイクロコンピュータを用いたファー
ムウェア制御を採用している場合が多い、また、情報処
理システムにおいても診断e障害処理装置からの各種の
制御に対応するためにマイクロコンピュータを用いた、
診断・障害処理装置とのインタフェース制御部を設けて
いる。
診断・障害処理装置およびインタフェース制御部ともに
内部のハードウェアの間欠障害やファームラエアの障害
により、ファームウェアがストールすることがあり、診
断・障害処理装置自身のタイマ監視にも検出されないよ
うなこともありうる。
一般に、これ“らの装置がストールしていても情報処理
システムの通常の運用には何ら影響が無く、そのままに
なっている場合が多い、この状態で情報処理システム内
の装置に障害が発生しても、インタフェース制御部ある
いは診断・障害処理装置が動作しないと障害データの読
出し等の障害処理や障害発生装置の切離しあるいは、障
害発生装置の診断ができず、システムに重大な影響をお
よぼす場合があった。また、装置の組込み等で#診断や
組込制御ができないと、システムの負荷に対応できず、
システムに大きな影響を与える場合があった。
〔発明の目的〕
したがって、本発明の目的は1診断・障害処理装置ある
いはインタフェース制御部がストール状態になったとき
に、これが未検出になることを防止して、信頼性の向上
を図った診断・障害処理システムを提供することにある
〔発明の構成〕
本発明は、診断・障害処理装置およびインタフェース制
御部に互いに相手装置のストール状態を監視検出する手
段を設け、ストール状態を検出したときには相手装置を
イニシャライズするようにしたもので、これによりスト
ールの原因がハードコア部分の固定障害でなければ、ス
トール状態を解除することができ、再び障害処理、診断
処理7 の実行を可能にすることができる。
〔実施例〕
以下、図面を参照しながら本発明の詳細な説明する。第
1図は本発明の一実施例を示すブロック図である。
情報処理システムlOは、主記憶装置l、中央処理装置
2.入出力処理装置3およびこれら各装置l〜3との間
にインタフェースを有し、障害データや診断時の制御情
報の授受を行うインタフェース制御部4からなる。障害
処理・診断装置2oはインタフェース制御部4を介して
情報処理システムlO内の各装置1〜3の障害データの
読出しや診断の制御解析を行なう。診断・障害処理装置
20とインタフェース制4御部4とで診断・障害処理シ
ステムが構成される。
インタフェース制御部4はインタフェース制御回′路4
1.フリップ70ツブ42.アンドゲート43を有し1
診断・障害処理装置20は診断φ障害処理回路21.フ
リップフロップ22.アンドゲート23を有する。イン
タフェース制御回路41からはパス44を介して一定周
期のパルスが送出され、パス45を介してリセット指示
信号、パス46を介してイニシャライズ信号が診断障害
処理装置20に送出される。
診断・障害処理回路21からはパス24を介して一定周
期のパルスが送出され、パス25を介してリセット指示
信号、パス26を介してイニシャライズ指示信号がイン
タフェース制御部4に送出される。
次、本実施例の動作を説明する。インタフェース制御回
路41および診断・障害処理回路21からはそれぞれパ
ス44および24を介して一定周期のパルスが常に送出
されている。フリップフロップ42゜22はこれらのパ
ルスを受けるとセットされる。さらに次のパルスが送ら
れてくるとフリップフロップ42.22の“l”の出力
とパルスがそれぞれアンド回路43.23に入力され、
アンド回路43.23から1°゛の出力が送出される。
すなわち、フリップフロック42.22が“0”の時点
から異るとパルスが2回入力された段階でアンド回路4
3.23から′“l I+が出力されることになる。従
って、パルス周期より短い間隔でフリップフロップ42
または22をリセットすればアンド回路43または23
から1′°が出力されることはない。
そこで、フリップフロップ42に対しては診断書障害処
理回路21からリセット指示を、フリップフロック22
に対してはインタフェース制御回路41からリセット指
示をそれぞれパス25.45を通じて送り、フリップフ
ロップ42.22をリセットすることを考える。このリ
セット指示は診断・障害処理回路21およびインタフェ
ース制御回路41内のツアームラ−7にに一1f前訳パ
ルスの原観よ4J短い間隔で出力される。
ファームウェアがストこル状態になると、このリセット
指示は出力されなくなり、従っ”てフリップフロップ4
2あるいは22のリセッ、トは行われず、アンド回路4
3あるいは23から1°゛が出力される。この信号はパ
ス28あるいは48を介して診断・障害処理回路21あ
るいはインタフェース制御回路41に送られ、相手装置
のファームウェアがストール状態になっていることを示
す、この後1診断會障害処理回路21はパス26を介し
インタフェース制御回路41に対しインシャライズ指示
を送出する。
これによりインタフェース制御回路41ではハードウェ
アのイニシャライズ、ファーム ウェアのロード等が実行され、ストールの原因がハード
コア部分の固定障害でなければ再び正常に動作する状態
になる。同様にインターフェース制御回路41もパス4
6を介して診断壷障害処理1回路・21に対しイニシャ
ライズ指示を送出することができる。これにより診断書
障害処理回路21ではハードウェアのイニシャライズ、
ファームウェアのロード等が実行され、前記同様ストー
ルの原因がハードコア部分の固定障害でなければ再び正
常に動作する状態になる。
診断・障害処理回路21およびインタフェース制御回路
41はそれぞれ各種のそ−ドや状態設定を持っている場
合があるが、イニシャライズ指示でそれらの状態までリ
セットされる場合がある。
従って、イニシャライズ指示を出す装置は相手装置の必
要なモード類の写しを持ち、イニシャライズ後再び元の
状態設定を行うようにすることも可能である。
〔発明の効果〕
本発明は、以上説明したように、診断・障害処理装置お
よびインタフェース制御部が互いに相手装置のストール
状態を検出する手段を有し、ストール状態を検出したと
き相手装置を再イニシヤライズするようにしたもので、
ストール状態が未検出のままになることが防止され、診
断会障害処理システムの信頼性が向上する。
【図面の簡単な説明】
第1図は情報処理システムおよび本発明の一実施例に係
る診断・障害処理システムの回路図である。 l:主記憶・装置、2:中央処理装置 3:入出力装置、4:インタフェース制御部lO:情報
処理システム 20:診断・障害処理装置 21:診断・障害処理回路 41:インタフェース制御回路 22.42:フリップフロップ 23.43:アンド回路

Claims (1)

    【特許請求の範囲】
  1. 情報処理システムの診断および障害処理を行う診断・障
    害処理装置と、情報処理システム内において診断・障害
    処理装置との間にインタフェースを有し、診断・障害処
    理装置からの指示に従って該情報処理システム内の各装
    置に対し診断および障害処理のための各種制御を行うイ
    ンタフェース制御部とからなる、診断・障害処理システ
    ムにおいて、インタフェース制御部がストール状態にな
    っているか否かを監視し、検出する手段を有し、ストー
    ル状態を検出したときにインタフェース制御部をイニシ
    ャライズする診断・障害処理装置と、診断・障害処理装
    置がストール状態になっているか否かを監視し、検出す
    る手段を有し、ストール状態を検出したとき診断・障害
    処理装置をイニシャライズするインタフェース制御部を
    備えることを特徴とする診断・障害処理システム。
JP59143024A 1984-07-10 1984-07-10 診断・障害処理システム Pending JPS6121535A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59143024A JPS6121535A (ja) 1984-07-10 1984-07-10 診断・障害処理システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59143024A JPS6121535A (ja) 1984-07-10 1984-07-10 診断・障害処理システム

Publications (1)

Publication Number Publication Date
JPS6121535A true JPS6121535A (ja) 1986-01-30

Family

ID=15329137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59143024A Pending JPS6121535A (ja) 1984-07-10 1984-07-10 診断・障害処理システム

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