JPS6121607A - 相補型ｍｉｓｆｅｔを用いた演算増幅回路 - Google Patents
相補型ｍｉｓｆｅｔを用いた演算増幅回路Info
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- JPS6121607A JPS6121607A JP59143019A JP14301984A JPS6121607A JP S6121607 A JPS6121607 A JP S6121607A JP 59143019 A JP59143019 A JP 59143019A JP 14301984 A JP14301984 A JP 14301984A JP S6121607 A JPS6121607 A JP S6121607A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、相補型ＭＩ ８ＦＥＴを用い３周波数帯域が
ひろく、低消費電力でスルー・レートの良好な演算増幅
回路に関するものである。以下相補型ＭＩＳＦＥＴを０
ＭＯ８と称する。
ひろく、低消費電力でスルー・レートの良好な演算増幅
回路に関するものである。以下相補型ＭＩＳＦＥＴを０
ＭＯ８と称する。
（従来技術とその問題点）
従来、平衡入力型のＣＭＯ８演算増幅回路と１．７ては
、昭和５８年変電子通信学会総合全国大会予稿集５０５
’）ランスコンダクタンス型高速演算増幅器“で増圧、
牝杓、仲野によって発表された第１図のよりなＣ〆σＳ
演算増幅回路が知られている。
、昭和５８年変電子通信学会総合全国大会予稿集５０５
’）ランスコンダクタンス型高速演算増幅器“で増圧、
牝杓、仲野によって発表された第１図のよりなＣ〆σＳ
演算増幅回路が知られている。
第１図において定電流源であるＭＯ８Ｆ＄Ｔ Ｍ５に共
通にソースを接続されたＭＯＳＦＥＴ ＭｌとＭ２が差
動入力対を形成し、ＭＯ８Ｆ”ＥＴ Ｍ３とＭ４ けダ
イオード接続されて該差動入力対の負荷となっている。
通にソースを接続されたＭＯＳＦＥＴ ＭｌとＭ２が差
動入力対を形成し、ＭＯ８Ｆ”ＥＴ Ｍ３とＭ４ けダ
イオード接続されて該差動入力対の負荷となっている。
１と２が入力端子で、端子２へ入力された信号はＭ２に
よって反転され、次段のＣＭＯＳカスコード形の出力利
得段の一方のドライノく−であるＭＯＳＦＥＴ ＭＩＯ
のゲートに入力される０また。
よって反転され、次段のＣＭＯＳカスコード形の出力利
得段の一方のドライノく−であるＭＯＳＦＥＴ ＭＩＯ
のゲートに入力される０また。
端子１へ入力された信号はＭｌによって反転され。
さらにＭＯＳＦＥＴ Ｍ６のゲー）Ｋ入力されて再び反
転した後にカレント・ミラー回路を経てＣＭＯＳカスコ
ード形の出力利得段の他方のドライノく−であるＭＯＳ
ＦＥＴ Ｍａのゲートに入力されるｏＭｌｏとＭａに入
力された信号はそれぞれ増幅されかつ反転して出力端子
３に出力される。
転した後にカレント・ミラー回路を経てＣＭＯＳカスコ
ード形の出力利得段の他方のドライノく−であるＭＯＳ
ＦＥＴ Ｍａのゲートに入力されるｏＭｌｏとＭａに入
力された信号はそれぞれ増幅されかつ反転して出力端子
３に出力される。
この演算増幅回路においては、出力端子３と入力端子１
を接続し電圧フォロア接続とし７て立ち下が９パルスが
入力端子２に入力されたとき１Ｍ２のドレイン電圧が上
がるのでそこに接続されたＭＩＯのゲート電圧も１昇す
る。それに伴ってＭＬＯのゲート・ソース間電圧の絶対
値がＭＩＯのスレショールド電圧の絶対値よりも小さく
なるとＭＩＯ良く斤い。
を接続し電圧フォロア接続とし７て立ち下が９パルスが
入力端子２に入力されたとき１Ｍ２のドレイン電圧が上
がるのでそこに接続されたＭＩＯのゲート電圧も１昇す
る。それに伴ってＭＬＯのゲート・ソース間電圧の絶対
値がＭＩＯのスレショールド電圧の絶対値よりも小さく
なるとＭＩＯ良く斤い。
平衡人力３りでない演算増幅回路では、スノシ・−レ４
トを良くするた〜′）に従来広のような技術が知られて
いる。ます、第２図にＩＥＥＥ ＪｏｕｒｎａｌｏｆＳ
ｏｌｉｄ−ｓｔａｔｅ Ｃ１ｒｃｕ口Ｖｏ１．５Ｃ−１
４ｎｏ６にＷｈ ｉ ｔ ｅ等によって発表式れた０Ｍ
Ｏ８演算増幅回路を示す。
トを良くするた〜′）に従来広のような技術が知られて
いる。ます、第２図にＩＥＥＥ ＪｏｕｒｎａｌｏｆＳ
ｏｌｉｄ−ｓｔａｔｅ Ｃ１ｒｃｕ口Ｖｏ１．５Ｃ−１
４ｎｏ６にＷｈ ｉ ｔ ｅ等によって発表式れた０Ｍ
Ｏ８演算増幅回路を示す。
この場合も電圧フォロア接続をして、入力端子２に立ち
下がりパルスが入力するとＭＯ８Ｆ’ｆｙ”Ｔ Ｍ２の
ドレイン雪圧が上昇し、そこにゲートを接続されたＭＯ
ＳＦＥＴ Ｍｌ２ が力νトオフになり、９荷容量ＣＬ
と位相補償容量Ｃ６を放電しなから出力端子３の電位は
下降し、そのときの電流はＭＯ８ＦＥＴＭ１３によって
制限されるので、スルー１／−トは良くない。
下がりパルスが入力するとＭＯ８Ｆ’ｆｙ”Ｔ Ｍ２の
ドレイン雪圧が上昇し、そこにゲートを接続されたＭＯ
ＳＦＥＴ Ｍｌ２ が力νトオフになり、９荷容量ＣＬ
と位相補償容量Ｃ６を放電しなから出力端子３の電位は
下降し、そのときの電流はＭＯ８ＦＥＴＭ１３によって
制限されるので、スルー１／−トは良くない。
この点を改善するためにＭｌ３ のゲートを第３図の
ようにＭｌ５ を負荷とするソース・フォロアＭ１４
を介してＭ２のドレインに接続し、Ｍ２のドレイン電圧
が上がってＭｌ２ がカットオフになったときＭｌ２
と反対チャネルのＭＯＳＦＥＴである。
ようにＭｌ５ を負荷とするソース・フォロアＭ１４
を介してＭ２のドレインに接続し、Ｍ２のドレイン電圧
が上がってＭｌ２ がカットオフになったときＭｌ２
と反対チャネルのＭＯＳＦＥＴである。
Ｍ１３′のゲート・ソース間電圧が大きくなり今までよ
シ大量の電流を流すことができるようにＬ２て急速に負
荷容量と位相補償容量を放電させてスルーレートを良く
するという技術が知られている。
シ大量の電流を流すことができるようにＬ２て急速に負
荷容量と位相補償容量を放電させてスルーレートを良く
するという技術が知られている。
（ＩＥＢＥ 、Ｔｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−ｓ
ｔａｔｅ ｃｉｒｃｃ４ｉｔ ｖｏｌＳＣ−１４ｎｏ、
６ （１９７９） 、 （）ｒｅｇｏｒｉａｎ、Ｎｉ’
ｃｈｏｌｓｏｎ′Ｑｉｆ）Ｓ ５ｗ１ｔｃｈｅｄ ＣＱ
ａｃｉ ｔｏｒ Ｆｉｌｔｅｒ ｆｏ？ＰｃＭ Ｖｏｉ
ｃｅＣｏｄｅｃ′、昭和５８年度電子通信学会総合全国
大会予稿集５３２石垣、佐原等・広帯域スイソチトキャ
パシタ回路の試作〃等に発表されている。）しかし、第
３図の回路形式では、スルーレートを良くするために付
加したソース・フォロアで消費する電力の分だけ全体の
消費電力は増加する。
ｔａｔｅ ｃｉｒｃｃ４ｉｔ ｖｏｌＳＣ−１４ｎｏ、
６ （１９７９） 、 （）ｒｅｇｏｒｉａｎ、Ｎｉ’
ｃｈｏｌｓｏｎ′Ｑｉｆ）Ｓ ５ｗ１ｔｃｈｅｄ ＣＱ
ａｃｉ ｔｏｒ Ｆｉｌｔｅｒ ｆｏ？ＰｃＭ Ｖｏｉ
ｃｅＣｏｄｅｃ′、昭和５８年度電子通信学会総合全国
大会予稿集５３２石垣、佐原等・広帯域スイソチトキャ
パシタ回路の試作〃等に発表されている。）しかし、第
３図の回路形式では、スルーレートを良くするために付
加したソース・フォロアで消費する電力の分だけ全体の
消費電力は増加する。
また１周波数帯域をひろくするためには、インバータよ
りも周波数特性の良いカスコード形式を用いるという方
法が従来知られているが、第３図の回路形式は入力段出
力利得段の両方ともインバータ形式の回路構成なので、
このままでは周波数帯域は狭い。このままの回路形式で
周波数帯域をひろくするためには電流を増やせばよいが
、そうすると消費電力が増加し、なおかつ直流利イ（事
か減少するという欠点を持つ。従って低消費電力でかつ
周波数帯域をひろくするということは、第３図の回路形
式では困難である。
りも周波数特性の良いカスコード形式を用いるという方
法が従来知られているが、第３図の回路形式は入力段出
力利得段の両方ともインバータ形式の回路構成なので、
このままでは周波数帯域は狭い。このままの回路形式で
周波数帯域をひろくするためには電流を増やせばよいが
、そうすると消費電力が増加し、なおかつ直流利イ（事
か減少するという欠点を持つ。従って低消費電力でかつ
周波数帯域をひろくするということは、第３図の回路形
式では困難である。
周波数特性の良いカスコード形式を用いた例として、Ｐ
ｒｏｃ、１９８２ ｌ５ＣＡＳ ｐ＋）２４］、−
２４４” ２ｐｍ ０ＭＯ８Ｓｗｉ ｔｃｈｅｄ Ｃａ
ｐａｃｉｔｏｒ Ｃ１ｒｃｕｊ ｔｓｆｏｒ Ａｎａｌ
ｏｇ Ｖｉｄｅｏ ：ＬＳＩ“ にＭａ ｔ ５ ｇ
ｉ等によって発表された第４図のような演算増幅回路が
知られている。第４図はソースを共通に定電流源である
ＭＯＳＦＥＴ Ｍ５に接続したＭＯＳＦＥＴ 差動対
の二つのＮチャネルＭＯ８ＦＥＴ Ｍｌ、Ｍ２のドレイ
ンに。
ｒｏｃ、１９８２ ｌ５ＣＡＳ ｐ＋）２４］、−
２４４” ２ｐｍ ０ＭＯ８Ｓｗｉ ｔｃｈｅｄ Ｃａ
ｐａｃｉｔｏｒ Ｃ１ｒｃｕｊ ｔｓｆｏｒ Ａｎａｌ
ｏｇ Ｖｉｄｅｏ ：ＬＳＩ“ にＭａ ｔ ５ ｇ
ｉ等によって発表された第４図のような演算増幅回路が
知られている。第４図はソースを共通に定電流源である
ＭＯＳＦＥＴ Ｍ５に接続したＭＯＳＦＥＴ 差動対
の二つのＮチャネルＭＯ８ＦＥＴ Ｍｌ、Ｍ２のドレイ
ンに。
それぞれ、定電流源であるＭＯＳＦＥＴ とゲート接地
のＭＯ８Ｆ１うＴのソースとを共通に接続し、そのゲー
ト接地のＭＯＳＦＥＴ とその負荷との接続点からそれ
ぞれ、出力端子３，３′ をとりだシ、タカスコード
形の差動入力−差動出力演算増幅回路と々っている。こ
の回路は、カスコード形式をとっていること、−膜構成
で簡単なことなどの理由で周波数帯域は非常にひろいが
その反面、直流利得がかなシ小亨＜、さらに差動出力で
あるため、差動−シングル変換段が必要な場合があるな
どの欠点を持つ。
のＭＯ８Ｆ１うＴのソースとを共通に接続し、そのゲー
ト接地のＭＯＳＦＥＴ とその負荷との接続点からそれ
ぞれ、出力端子３，３′ をとりだシ、タカスコード
形の差動入力−差動出力演算増幅回路と々っている。こ
の回路は、カスコード形式をとっていること、−膜構成
で簡単なことなどの理由で周波数帯域は非常にひろいが
その反面、直流利得がかなシ小亨＜、さらに差動出力で
あるため、差動−シングル変換段が必要な場合があるな
どの欠点を持つ。
（発明の目的）
以上の点に鑑み１本発明は、相補型ＭＩ Ｓ ＦＥＴを
用いて直流利得を小さくすることなく、ひろい周波数帯
域をもち、低消費電力でスルーレートの大きな演算増幅
回路を提供することを目的とする。
用いて直流利得を小さくすることなく、ひろい周波数帯
域をもち、低消費電力でスルーレートの大きな演算増幅
回路を提供することを目的とする。
（発明の構成）
本発明のＣＭＯ８演算増幅回路は、ソースを共通に定電
流源を介して直流電源の一方の出力に接続され負荷を介
して該直流電源の他方の出力に接続されたＭＩ ５ＦＨ
Ｔ差動対と該ＭＩＳＦ’ＢＴ差動対にソースを接続され
たゲート接地形のＭＩＳＩｉ’ＥＴを含むカレント・ミ
ラー回路とからなる差動入力段と、ゲートを該ゲート接
地形ＭＩＳＦＦｉＴのドレインとソースにそれぞれ接続
されドレインを共通に出力端子に接続された二つの相異
なる導電型のＭ Ｉ ８ ｉ”ＢＴからなる利得段と、
容量とゲート接地形のＰチャネルとＮチャネルの並列に
接続された二つのＭＩ ５ＦＥＴ とが直列に出力端子
と該差動入力段のゲート接地形ＭＩＳＦＥＴのドレイン
との間に接続された位相補償回路とを含むことを特徴と
する０用トランジスタとして用いた第５図で構成の詳細
な説明をする。
流源を介して直流電源の一方の出力に接続され負荷を介
して該直流電源の他方の出力に接続されたＭＩ ５ＦＨ
Ｔ差動対と該ＭＩＳＦ’ＢＴ差動対にソースを接続され
たゲート接地形のＭＩＳＩｉ’ＥＴを含むカレント・ミ
ラー回路とからなる差動入力段と、ゲートを該ゲート接
地形ＭＩＳＦＦｉＴのドレインとソースにそれぞれ接続
されドレインを共通に出力端子に接続された二つの相異
なる導電型のＭ Ｉ ８ ｉ”ＢＴからなる利得段と、
容量とゲート接地形のＰチャネルとＮチャネルの並列に
接続された二つのＭＩ ５ＦＥＴ とが直列に出力端子
と該差動入力段のゲート接地形ＭＩＳＦＥＴのドレイン
との間に接続された位相補償回路とを含むことを特徴と
する０用トランジスタとして用いた第５図で構成の詳細
な説明をする。
差動入力段は次のように構成される。ソースを共通に定
電流源Ｍ５を介して直流電源の一方の出力端子５に接続
されたＮチャネルＭＯ８ＦＥＴ差動対Ｍｌ、Ｍ２と、Ｍ
ｌ、Ｍ２のドレインにそれぞれドレインを接続され、ソ
ースを共通に該直流電源の他方の出力端子４に接続され
ゲートを共通にバイアスされたＰチャネルＭＯ８ＦＢＴ
Ｍ３．Ｍ４．Ｍ２４゜Ｍ２７と該ＭＯ８ＦＥＴ差動対と
Ｍ３との接続点にソースを接続されたＰチャネルＭＯ８
ＦＥＴ Ｍ２Ｓと。
電流源Ｍ５を介して直流電源の一方の出力端子５に接続
されたＮチャネルＭＯ８ＦＥＴ差動対Ｍｌ、Ｍ２と、Ｍ
ｌ、Ｍ２のドレインにそれぞれドレインを接続され、ソ
ースを共通に該直流電源の他方の出力端子４に接続され
ゲートを共通にバイアスされたＰチャネルＭＯ８ＦＢＴ
Ｍ３．Ｍ４．Ｍ２４゜Ｍ２７と該ＭＯ８ＦＥＴ差動対と
Ｍ３との接続点にソースを接続されたＰチャネルＭＯ８
ＦＥＴ Ｍ２Ｓと。
該ＭＯ８ＦＥＴ差動対とＭ４との接続点にソースを接続
されゲートを該ＭＯ８ＦＢＴ Ｍ２Ｓ のゲートと共
通にバイアスされたＰチャネルＭＯ８ＦＥＴ Ｍ２Ｓ七
、ＭＯＳＦＥＴ Ｍ２Ｓ のドレインにドレインとゲ
ートを共通に接続されソースを出力端子５に接続された
ＮチャネルＭＯ８ＦＢＴ Ｍ２６と、ＭＯ８ＦＥＴＭ２
８のドレインにドレインを接続されゲートをＭＯＳＦＥ
Ｔ Ｍ２６ のゲートと共通に接続されソースを出力端
子５に接続されたＮチャネルＭＯ８ＦＥＴＭ２９ と
から構成される。
されゲートを該ＭＯ８ＦＢＴ Ｍ２Ｓ のゲートと共
通にバイアスされたＰチャネルＭＯ８ＦＥＴ Ｍ２Ｓ七
、ＭＯＳＦＥＴ Ｍ２Ｓ のドレインにドレインとゲ
ートを共通に接続されソースを出力端子５に接続された
ＮチャネルＭＯ８ＦＢＴ Ｍ２６と、ＭＯ８ＦＥＴＭ２
８のドレインにドレインを接続されゲートをＭＯＳＦＥ
Ｔ Ｍ２６ のゲートと共通に接続されソースを出力端
子５に接続されたＮチャネルＭＯ８ＦＥＴＭ２９ と
から構成される。
ら成シ、ＮチャネルＭＯ８ＦＥＴ Ｍ２ＯはゲートをＭ
２ＳとＭ２９との接続点に接続されソースを出力端子５
に接続されており、ＰチャネルＭＯ８ＦＢＴＭ３１
はゲートをＭＯＳ、−Ｆ Ｂ Ｔ差動対とＭ２Ｓとの接
いる。
２ＳとＭ２９との接続点に接続されソースを出力端子５
に接続されており、ＰチャネルＭＯ８ＦＢＴＭ３１
はゲートをＭＯＳ、−Ｆ Ｂ Ｔ差動対とＭ２Ｓとの接
いる。
位相補償回路はＭ２ＳとＭ２９との接続点と出力端子３
との間を容量Ｃ６と抵抗の働きをするＭＣＩとＭｃ２を
並列につなげたものとを直列に接続することで構成して
いる。
との間を容量Ｃ６と抵抗の働きをするＭＣＩとＭｃ２を
並列につなげたものとを直列に接続することで構成して
いる。
次にこの回路の動作を説明する。
ＭＯ８ＦＥＴ差動対のうち一方のＭＯ８Ｆ’Ｅ’ｌ’
Ｍｌ に入力された信号はＭｌで反転されゲート接地
形のＭＯＳＦＥＴ Ｍ２Ｓ で増幅されカレント・ミ
ラー回路を経てＭＯＳＦＥＴ Ｍ２９で再び反転される
。 この信号とＭＯ８ＦＢＴ差動対の他方のＭＯ８Ｆ’
ＢＴ Ｍ２に入力され反転してゲート接地形のＭＯＳＦ
ＥＴ Ｍ２Ｓで増幅されてきた信号とがＭＯＳＦＥＴ
Ｍ２ＳとＭ、０８ＦＥＴ Ｍ２９との接続点で重なり、
利得段のＮチャネルＭＯ８ＦＥＴ Ｍ３ｏのゲートへ出
力され１その信号はＭ２Ｏで反転増幅されて出力端子へ
出力される。
Ｍｌ に入力された信号はＭｌで反転されゲート接地
形のＭＯＳＦＥＴ Ｍ２Ｓ で増幅されカレント・ミ
ラー回路を経てＭＯＳＦＥＴ Ｍ２９で再び反転される
。 この信号とＭＯ８ＦＢＴ差動対の他方のＭＯ８Ｆ’
ＢＴ Ｍ２に入力され反転してゲート接地形のＭＯＳＦ
ＥＴ Ｍ２Ｓで増幅されてきた信号とがＭＯＳＦＥＴ
Ｍ２ＳとＭ、０８ＦＥＴ Ｍ２９との接続点で重なり、
利得段のＮチャネルＭＯ８ＦＥＴ Ｍ３ｏのゲートへ出
力され１その信号はＭ２Ｏで反転増幅されて出力端子へ
出力される。
すなわち、差動入力段では、差動対へ入力された信号は
その後ゲート接地形のＭＯＳＦＥＴへソースから入力さ
れて増幅され、差動からシングルへ変換された後利得段
へ出力される。
その後ゲート接地形のＭＯＳＦＥＴへソースから入力さ
れて増幅され、差動からシングルへ変換された後利得段
へ出力される。
ゲート接地形のＭＯＳＦＥＴを用いてカスコード形式に
し、ミラー容量の低減を図って周波数特性を良くすると
いう技術は第４図の演算増幅回路でも用いられている技
術であるが、第４図では差動出力のままであるのに対し
て本発明ではＭＯ８ＦＥＴＭ２６．Ｍ２７を用いて差動
からシングルへ変換し。
し、ミラー容量の低減を図って周波数特性を良くすると
いう技術は第４図の演算増幅回路でも用いられている技
術であるが、第４図では差動出力のままであるのに対し
て本発明ではＭＯ８ＦＥＴＭ２６．Ｍ２７を用いて差動
からシングルへ変換し。
さらに利得段を設けて、第４図の回路では実現し得ない
直流利得の値を実現している。
直流利得の値を実現している。
さらに、スルーレートを良くするために本発明では、利
得段の二つのＭＯＳＦＥＴのうちＮチャネルのＭＯＳＦ
ＥＴはゲートを差動入力段のゲート接地形のＭＯＳＦＥ
Ｔ Ｍ２Ｓ のドレインへ接続し、ＰチャネルのＭＯ
ＳＦＥＴはゲートをＭＯ８ＦＥＴ差動対とＭＯ８Ｆｉ・
；１Ｍ２８ の接続部分すなわちＭ２のドレインの部
分へ接続している。
得段の二つのＭＯＳＦＥＴのうちＮチャネルのＭＯＳＦ
ＥＴはゲートを差動入力段のゲート接地形のＭＯＳＦＥ
Ｔ Ｍ２Ｓ のドレインへ接続し、ＰチャネルのＭＯ
ＳＦＥＴはゲートをＭＯ８ＦＥＴ差動対とＭＯ８Ｆｉ・
；１Ｍ２８ の接続部分すなわちＭ２のドレインの部
分へ接続している。
これは１次の理由による。出力端子３を入力端子１へ接
続して電圧フォロア接続としたとき、入力端子２へ立ち
下がりパルスが入力するとｆｌＦＥＴＭ２のドレイン電
圧が上昇する。すると利得段のＰチャネルＭＯ８ＦＥＴ
Ｍ３１ のゲート・ソース間電圧の絶対値が減少し
てＭ３１ がカットオフになる。そのときＭ２のドレ
インにソースを接続されたゲート接地形のＭＯＳＦＥＴ
Ｍ２Ｓ のドレイン電圧はＭ２のドレイン電圧とと
もに上昇する。ＭＯＳＦＥＴ Ｍ２ＯはゲートをＭ２Ｓ
のドレインに接続されてい乙のでＭ２Ｏのゲート・
ソース間電圧が増加し、大量の電流を流すことができる
ようになる。
続して電圧フォロア接続としたとき、入力端子２へ立ち
下がりパルスが入力するとｆｌＦＥＴＭ２のドレイン電
圧が上昇する。すると利得段のＰチャネルＭＯ８ＦＥＴ
Ｍ３１ のゲート・ソース間電圧の絶対値が減少し
てＭ３１ がカットオフになる。そのときＭ２のドレ
インにソースを接続されたゲート接地形のＭＯＳＦＥＴ
Ｍ２Ｓ のドレイン電圧はＭ２のドレイン電圧とと
もに上昇する。ＭＯＳＦＥＴ Ｍ２ＯはゲートをＭ２Ｓ
のドレインに接続されてい乙のでＭ２Ｏのゲート・
ソース間電圧が増加し、大量の電流を流すことができる
ようになる。
従って急速に負荷容量ＣＬ と位相補・１升容量Ｃｃ゛
を放電することができてスルー・レートは良くなる。
を放電することができてスルー・レートは良くなる。
立ち上がりパルスが入力端子２へ入力し／こ場合にはＭ
２のドレイン電圧が下がりそれにつれてＭ２Ｓのドレイ
ン電圧も下がりＩｖｆ３ｏ のゲート電圧が下がるこ
とになるのでＭ２Ｏがカット・オフ となるが１Ｍ３】
のドレイン電圧が下がっているので。
２のドレイン電圧が下がりそれにつれてＭ２Ｓのドレイ
ン電圧も下がりＩｖｆ３ｏ のゲート電圧が下がるこ
とになるのでＭ２Ｏがカット・オフ となるが１Ｍ３】
のドレイン電圧が下がっているので。
ゲート・ソース間電圧が増大して大量の電流を流すこと
ができるようになり、急速に負荷容量ＣＬと位相補償容
量Ｃｃを充電することができてスルーレートを良くする
ことができる。
ができるようになり、急速に負荷容量ＣＬと位相補償容
量Ｃｃを充電することができてスルーレートを良くする
ことができる。
節点にそれぞれ、利得段の二つのＭＯ８ｌｉ”ＥＴのゲ
ートを接続することによってスノし一レートを良くして
いる。
ートを接続することによってスノし一レートを良くして
いる。
第３図のソース・フォロアを付加する形式によってスル
ーレートを良くするという方法では余分な消費電力を発
生するが本発明ではそのようなこと超：なく、低消費電
力化できろ。先はど述べた石垣、佐原等によって第３図
の回路形式で、ＭＯＳＦＥＴのゲート長３μｍで周波数
帯：ｍｌｓＭＩ−ｊｚ、直流利得５７ｄＢ、 消費電
力６ｍＷという結果が報告されているが１本発明の回路
では、ゲート長５μｍで周波数帯域１０ＭＨ！、直流利
得７４．ｄ、Ｂ、 消費電力２ｍＷ というシミュレ
ーション結果が得られ、ゲート長を３μｍにすることに
よって消費電力はその夛まで周波数帯域を１５Ｍ１（ｚ
にすることができ、広帯域で低消費電力、高利得の演算
増幅回路が得られている。
ーレートを良くするという方法では余分な消費電力を発
生するが本発明ではそのようなこと超：なく、低消費電
力化できろ。先はど述べた石垣、佐原等によって第３図
の回路形式で、ＭＯＳＦＥＴのゲート長３μｍで周波数
帯：ｍｌｓＭＩ−ｊｚ、直流利得５７ｄＢ、 消費電
力６ｍＷという結果が報告されているが１本発明の回路
では、ゲート長５μｍで周波数帯域１０ＭＨ！、直流利
得７４．ｄ、Ｂ、 消費電力２ｍＷ というシミュレ
ーション結果が得られ、ゲート長を３μｍにすることに
よって消費電力はその夛まで周波数帯域を１５Ｍ１（ｚ
にすることができ、広帯域で低消費電力、高利得の演算
増幅回路が得られている。
（他の実施例）
他の実施例として、ＮチャネルとＰチャネルのＭＯＳＦ
ＥＴを入れ替えた例を第６図に示す。この場合、極性が
入れ替わっているだけなので本質的な違い（寸ない。
ＥＴを入れ替えた例を第６図に示す。この場合、極性が
入れ替わっているだけなので本質的な違い（寸ない。
さらに別の実施例として出力段としてソ ス・フォロア
を付加した例を第７図に示す。
を付加した例を第７図に示す。
ｊｔｔは入力ＪＪＩ ＭＯＳＦＥＴ ’Ｉ／ＣＰ ｆ
ヤネルＭＯ８ＦＷＴを用いた例（第６図）にＮチャネル
のソースフォロアＭ３２．Ｍ３３を付加し、それまでの
出力端子にＮチャネル・ソースフォロアの入力端子を接
続して形成している−、この場合、Ｎチャネルソースフ
ォロアを出力段として付加したことによって、直流電源
をたとえは５ｖ単−処した場合でも同相出力電圧範囲を
ＯＶからとることができ、さらにＰチャネルＭＯ８ＦＥ
Ｔを入力用ＭＯ８ＦｇＴ として用いた場合Ｋ１１−ｉ
：同相入力電圧範囲はＯｖからとれるようにすることが
できる。
ヤネルＭＯ８ＦＷＴを用いた例（第６図）にＮチャネル
のソースフォロアＭ３２．Ｍ３３を付加し、それまでの
出力端子にＮチャネル・ソースフォロアの入力端子を接
続して形成している−、この場合、Ｎチャネルソースフ
ォロアを出力段として付加したことによって、直流電源
をたとえは５ｖ単−処した場合でも同相出力電圧範囲を
ＯＶからとることができ、さらにＰチャネルＭＯ８ＦＥ
Ｔを入力用ＭＯ８ＦｇＴ として用いた場合Ｋ１１−ｉ
：同相入力電圧範囲はＯｖからとれるようにすることが
できる。
ＮチャネルＭＯ８ＦＥＴを入力用ＭＯ８ＦＥＴ に用
いた場合（第５図の場合）には、Ｐチャネルのソース・
フォロアを出力段として付加すると入力１出力とも同相
電圧範囲は直流電源の正側の出力電圧からと曜るように
なる。
いた場合（第５図の場合）には、Ｐチャネルのソース・
フォロアを出力段として付加すると入力１出力とも同相
電圧範囲は直流電源の正側の出力電圧からと曜るように
なる。
（発明の効果）
以上の様に本発明によれば、低消費電力で周波数帯域も
ひろくスルー・レートの良好なＣＭＯ８演算増幅回路を
提供することができる。
ひろくスルー・レートの良好なＣＭＯ８演算増幅回路を
提供することができる。
第１図は従来の平衝入力型ＣＭＯ８演ｐ増幅回路を示す
回路図、第２図、第３図および第４図は従来のＣＭＯＳ
演９増幅回路を示す回路図、第５図は本発明の一実
施例、を示す回路図、第６図と第７図は本発明の他の実
施例を示す回路図である。 ｌと２は入力端子、３と３′は出力端子１４と５ｉｄ直
流電源端子、Ｍｌ〜Ｍ５７．鵡ＭＯ８Ｆ’ＥＴ、 Ｒ１
Ｒ２は担抗、 ｃｏ、ｃ、、ｃ、、ｃ２は容量である。 オ １ 図 第２図 第３図 第４図 第５図 オ６図
回路図、第２図、第３図および第４図は従来のＣＭＯＳ
演９増幅回路を示す回路図、第５図は本発明の一実
施例、を示す回路図、第６図と第７図は本発明の他の実
施例を示す回路図である。 ｌと２は入力端子、３と３′は出力端子１４と５ｉｄ直
流電源端子、Ｍｌ〜Ｍ５７．鵡ＭＯ８Ｆ’ＥＴ、 Ｒ１
Ｒ２は担抗、 ｃｏ、ｃ、、ｃ、、ｃ２は容量である。 オ １ 図 第２図 第３図 第４図 第５図 オ６図
Claims (1)
- ソースを共通に定電流源を介して直流電源の一方の出力
に接続され負荷を介して該直流電源の他方の出力に接続
された電界効果トランジスタ（以下ＭＩＳＦＥＴと略す
）差動対と該ＭＩＳＦＥＴ差動対にソースを接続された
ゲート接地形のＭＩＳＦＥＴを含むカレント・ミラー回
路とからなる差動入力段と、前記ゲート接地形ＭＩＳＦ
ＥＴのドレインとノースにゲートをそれぞれ接続されド
レインを共通に出力端子に接続された二つの相異なる導
電型のＭＩＳＦＥＴからなる利得段と、容量とゲート接
地形のＰチャネルとＮチャネルの並列に接続された二つ
のＭＩＳＦＥＴとが直列に出力端子と該差動入力段のゲ
ート接地形ＭＩＳＦＥＴのドレインとの間に接続された
位相補償回路とを含むことを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143019A JPS6121607A (ja) | 1984-07-10 | 1984-07-10 | 相補型ｍｉｓｆｅｔを用いた演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143019A JPS6121607A (ja) | 1984-07-10 | 1984-07-10 | 相補型ｍｉｓｆｅｔを用いた演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121607A true JPS6121607A (ja) | 1986-01-30 |
| JPH0574962B2 JPH0574962B2 (ja) | 1993-10-19 |
Family
ID=15329036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143019A Granted JPS6121607A (ja) | 1984-07-10 | 1984-07-10 | 相補型ｍｉｓｆｅｔを用いた演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121607A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555837A (ja) * | 1991-07-26 | 1993-03-05 | Samsung Electron Co Ltd | スルーイング速度向上回路 |
| JPH07154164A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 差動増幅回路 |
| EP0917284A3 (en) * | 1997-11-12 | 2001-08-22 | Nec Corporation | Differential amplifier and a method of compensation |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084475A (en) * | 1998-10-06 | 2000-07-04 | Texas Instruments Incorporated | Active compensating capacitive multiplier |
-
1984
- 1984-07-10 JP JP59143019A patent/JPS6121607A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555837A (ja) * | 1991-07-26 | 1993-03-05 | Samsung Electron Co Ltd | スルーイング速度向上回路 |
| JPH07154164A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 差動増幅回路 |
| EP0917284A3 (en) * | 1997-11-12 | 2001-08-22 | Nec Corporation | Differential amplifier and a method of compensation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574962B2 (ja) | 1993-10-19 |
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