JPS61216363A - 伝導度変調型半導体装置 - Google Patents
伝導度変調型半導体装置Info
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- JPS61216363A JPS61216363A JP60056018A JP5601885A JPS61216363A JP S61216363 A JPS61216363 A JP S61216363A JP 60056018 A JP60056018 A JP 60056018A JP 5601885 A JP5601885 A JP 5601885A JP S61216363 A JPS61216363 A JP S61216363A
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- Japan
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- region
- exhibiting
- conductivity type
- type
- semiconductor layer
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- Granted
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は伝導度変調型ＭＯ５ＦＥＴに関するものであり
、特にそのターンオフ速度を改善したものである。
、特にそのターンオフ速度を改善したものである。
従来から、電力用縦型二重拡散ＭＯ３ＦＥＴ（以後ＶＯ
ＭＯＳ ＦＥＴと記載する）は高速スイッチング特性に
優れ、かつ高入力インピーダンスをもっているので入力
損失が小さい半導体装置として知られている。
ＭＯＳ ＦＥＴと記載する）は高速スイッチング特性に
優れ、かつ高入力インピーダンスをもっているので入力
損失が小さい半導体装置として知られている。
しかし、このＶＤ ＭＯＳ ＦＥＴは多数キャリアを利
用するものであり、その耐圧を高めるためにドレイン領
域として動作するＮ−領域を厚く形成すると、抵抗成分
として動作するその部分の影響を強く受け、オン抵抗の
増大を招く、これに代る半導体装置としては前記ＶＤ
ＭＯＳ ＦＥＴのドレイン領域に連続して、これと反対
導電型のアノード領域を形成して、このアノード領域か
ら前記ドレイン領域へ少数キャリアを注入する伝導度変
調型ＭＯ３ＦＥＴが知られており、詳細は特開昭５６−
１５０８７０号公報に示されているが第５〜６図により
概略を説明するが、共通する箇所には同一番号を付す。
用するものであり、その耐圧を高めるためにドレイン領
域として動作するＮ−領域を厚く形成すると、抵抗成分
として動作するその部分の影響を強く受け、オン抵抗の
増大を招く、これに代る半導体装置としては前記ＶＤ
ＭＯＳ ＦＥＴのドレイン領域に連続して、これと反対
導電型のアノード領域を形成して、このアノード領域か
ら前記ドレイン領域へ少数キャリアを注入する伝導度変
調型ＭＯ３ＦＥＴが知られており、詳細は特開昭５６−
１５０８７０号公報に示されているが第５〜６図により
概略を説明するが、共通する箇所には同一番号を付す。
前述のようにこの装置は前記ＶＤ ＭＯＳ ＦＩＥＴの
ドレイン電極側にドレイン領域と反対導電聖域領域を附
加した４層構造を持っており、その特性改善を図るため
にこのドレイン領域であるＮ一層とアノードとして機能
する反対導電型領域との間にＮ＋層状領域を設置したも
のが知られており、この断面構造を第６図に示す。
ドレイン電極側にドレイン領域と反対導電聖域領域を附
加した４層構造を持っており、その特性改善を図るため
にこのドレイン領域であるＮ一層とアノードとして機能
する反対導電型領域との間にＮ＋層状領域を設置したも
のが知られており、この断面構造を第６図に示す。
二へで第５図に示した伝導度変調型ＭＯ３ＦＥＴの製法
を述べると、Ｐ型を示す半導体基板２１にＮ−型のドレ
イン領域２２を気相成長法によって堆積し、二へに複数
のＰ導電型領域２３・・・（以後Ｐ−ボディ領域と記載
する）及びこの中にソース領域として動作するＮ導電型
領域２４・・・を共に拡散法で形成する。勿論イオン注
入法を適用しても良い。
を述べると、Ｐ型を示す半導体基板２１にＮ−型のドレ
イン領域２２を気相成長法によって堆積し、二へに複数
のＰ導電型領域２３・・・（以後Ｐ−ボディ領域と記載
する）及びこの中にソース領域として動作するＮ導電型
領域２４・・・を共に拡散法で形成する。勿論イオン注
入法を適用しても良い。
第６図ではドレイン領域２２とアノード領域２１間にＮ
＋の層状領域２５を設ける以外は第５図とぼり同様な構
造を持っている。
＋の層状領域２５を設ける以外は第５図とぼり同様な構
造を持っている。
前記第５図ならびに第６図に示した伝導度変調型半導体
装置では前記ドレイン領域２２に形成した複数のＰ−ボ
ディ領域２３・・・及びこの領域に形成するＮ導電型領
域２４・・・はその端部が前記ドレイン領域２２の表面
部分に露出するいわゆるプレーナ構造である。
装置では前記ドレイン領域２２に形成した複数のＰ−ボ
ディ領域２３・・・及びこの領域に形成するＮ導電型領
域２４・・・はその端部が前記ドレイン領域２２の表面
部分に露出するいわゆるプレーナ構造である。
更に、前記Ｐボディ領域２３・・・間の前記ドレイン領
域２２表面部分にはこの位置に絶縁物層２６を設ける。
域２２表面部分にはこの位置に絶縁物層２６を設ける。
即ち、複数の前記Ｐ−ボディ領域２３・・・の中互に隣
り合うそれに形成する前記Ｎ導電型領域２４・・・端を
跨いで前記絶縁物層２６とを設けるので前記Ｐ−ボディ
領域２３・・・端をも被覆する結果となる。前記絶縁物
層２６にはゲートとして機能する多結晶シリコン層２７
を埋設するが、実際の工程としては、予め形成した絶縁
物層に多結晶シリコン層を堆積、パターニング後新たに
、絶縁物層を堆積する手段により得られる。
り合うそれに形成する前記Ｎ導電型領域２４・・・端を
跨いで前記絶縁物層２６とを設けるので前記Ｐ−ボディ
領域２３・・・端をも被覆する結果となる。前記絶縁物
層２６にはゲートとして機能する多結晶シリコン層２７
を埋設するが、実際の工程としては、予め形成した絶縁
物層に多結晶シリコン層を堆積、パターニング後新たに
、絶縁物層を堆積する手段により得られる。
次に、前記アノード領域２１、Ｎ導電型領域２４・・・
及びＰ−ボディ領域２３・・・に夫々導電性物質を被着
してアノード電極２８及びソース電極２９を設け、更に
前記ゲート２７に積層した前記絶縁物層２６部分を除去
し、こへにも導電性物質を堆積してゲート電極３０を形
成して伝導度変調型半導体装置を完成する。
及びＰ−ボディ領域２３・・・に夫々導電性物質を被着
してアノード電極２８及びソース電極２９を設け、更に
前記ゲート２７に積層した前記絶縁物層２６部分を除去
し、こへにも導電性物質を堆積してゲート電極３０を形
成して伝導度変調型半導体装置を完成する。
この伝導度変調型ＭＯＳ ＦＥＴでは前記ゲート電極３
０に電圧を印加すると前記Ｐ−ボディ領域２３・・・表
面にチャンネル反転層を形成し゛てオン状態となる。こ
のオン状態ではエレクトロンが前記ソース領域２４・・
・からチャンネルを通って前記ドレイン領域２２に集め
られ、それに伴って前記アノード領域２１からドレイン
領域２２にホールが注入される。従って、′このオン状
態では前記ドレイン領域２２中にはエレクトロンとホー
ルとがそれぞれ注入して伝導度が変調する。従来のＶＤ
ＭＯＳ ＦｆＥＴではドレイン領域に多数キャリアで
あるエレクトロンだけが注入されるので、このドレイン
領域の濃度が低い場合や、その厚さが大きい場合にはエ
レクトロンの流れにとって極めて大きい抵抗となり、こ
れがＶＤ ＭＯＳ ＦＥＴにおけるオン抵抗の最大成分
であっ７た。しかし、伝導度変調型ＭＯ３ＦＥＴにあっ
てはそのドレイン領域の伝導度が変調されるので、その
抵抗成分は極めて小さくなるので、ドレイン領域の濃度
が低く、かつ厚さが大きくてもオン抵抗が極めて小さい
特性を示す。
０に電圧を印加すると前記Ｐ−ボディ領域２３・・・表
面にチャンネル反転層を形成し゛てオン状態となる。こ
のオン状態ではエレクトロンが前記ソース領域２４・・
・からチャンネルを通って前記ドレイン領域２２に集め
られ、それに伴って前記アノード領域２１からドレイン
領域２２にホールが注入される。従って、′このオン状
態では前記ドレイン領域２２中にはエレクトロンとホー
ルとがそれぞれ注入して伝導度が変調する。従来のＶＤ
ＭＯＳ ＦｆＥＴではドレイン領域に多数キャリアで
あるエレクトロンだけが注入されるので、このドレイン
領域の濃度が低い場合や、その厚さが大きい場合にはエ
レクトロンの流れにとって極めて大きい抵抗となり、こ
れがＶＤ ＭＯＳ ＦＥＴにおけるオン抵抗の最大成分
であっ７た。しかし、伝導度変調型ＭＯ３ＦＥＴにあっ
てはそのドレイン領域の伝導度が変調されるので、その
抵抗成分は極めて小さくなるので、ドレイン領域の濃度
が低く、かつ厚さが大きくてもオン抵抗が極めて小さい
特性を示す。
だが、このアノード領域からドレイン領域に注入した少
数キャリア（ホール）の一部は過剰少数キャリアとして
蓄積されるので、この装置をオフすべくゲート印加電圧
を零にしてチャンネルを閉じエレクトロンの流れを止め
ても、；＃積されたホールが排出するまではオフ状態に
ならない、第５図に示した伝導度変調型ＭＯＳ ＦＥＴ
にあっては、オフ時にドレイン領域に存在するエレクト
ロンがアノード領域を通り抜ける際新たなホールの注入
を誘起するためのターンオフ時間が極めて長くなる。
数キャリア（ホール）の一部は過剰少数キャリアとして
蓄積されるので、この装置をオフすべくゲート印加電圧
を零にしてチャンネルを閉じエレクトロンの流れを止め
ても、；＃積されたホールが排出するまではオフ状態に
ならない、第５図に示した伝導度変調型ＭＯＳ ＦＥＴ
にあっては、オフ時にドレイン領域に存在するエレクト
ロンがアノード領域を通り抜ける際新たなホールの注入
を誘起するためのターンオフ時間が極めて長くなる。
従って、前記ＶＤ ＭＯＳ ＦＥＴの約１０倍の電流を
流すことができるのに対して、ターンオフ時間は逆に１
０倍以上長くなる欠点を持っているので、電力用素子と
しての用途であるＰＷＭ方式のモータ制御等への利用を
考えるとキャリア周波数を高められない事態を招き、応
用範囲が狭められる。この欠点を改良する手段としては
Ａｕ、 Ｐｔ等の重金属拡散法や、放射線照射によるキ
ャリアライフタイムを小さくする手法が知られているが
、ターンオフ時間の改善は得られるのに対して、キャリ
アライフタイム低下による伝導度変調効果の減少をも招
き、その半導体装置にとって最大の利点が損われる。
流すことができるのに対して、ターンオフ時間は逆に１
０倍以上長くなる欠点を持っているので、電力用素子と
しての用途であるＰＷＭ方式のモータ制御等への利用を
考えるとキャリア周波数を高められない事態を招き、応
用範囲が狭められる。この欠点を改良する手段としては
Ａｕ、 Ｐｔ等の重金属拡散法や、放射線照射によるキ
ャリアライフタイムを小さくする手法が知られているが
、ターンオフ時間の改善は得られるのに対して、キャリ
アライフタイム低下による伝導度変調効果の減少をも招
き、その半導体装置にとって最大の利点が損われる。
このように単にライフタイム制御手段だけでは高速でか
つターンオフ時間を改善した伝導度変調型ＮＯ３ＦＥＴ
は得られ伊ない。
つターンオフ時間を改善した伝導度変調型ＮＯ３ＦＥＴ
は得られ伊ない。
このターンオフ時間の改善手段としては第６図の構造が
知られているが、この特徴であるＮ＋＋状領域２５の存
在によって７ノード領域からのホールの注入効率を確か
に低下する事ができる。しかし、ソース領域と７ノード
領域を流れる全電流はエレクトロン及びホールの電流の
和として把えられ、前記ホールの注入効率低下は全電流
に占めるホール電流低下をもたらし、これによりドレイ
ン領域に蓄積した少数キャリア（ホール）総量の減少す
るのに対してドレイン領域での伝導度変調に寄与するホ
ール量も減り結果的にはオン抵抗増大をもたらす。
知られているが、この特徴であるＮ＋＋状領域２５の存
在によって７ノード領域からのホールの注入効率を確か
に低下する事ができる。しかし、ソース領域と７ノード
領域を流れる全電流はエレクトロン及びホールの電流の
和として把えられ、前記ホールの注入効率低下は全電流
に占めるホール電流低下をもたらし、これによりドレイ
ン領域に蓄積した少数キャリア（ホール）総量の減少す
るのに対してドレイン領域での伝導度変調に寄与するホ
ール量も減り結果的にはオン抵抗増大をもたらす。
本発明は上記欠点を除去した新規な伝導度変調型ＭＯ８
ＰＥＴを提供するもので、特に高速性を持ちターンオフ
時間の改善を図ったものである。
ＰＥＴを提供するもので、特に高速性を持ちターンオフ
時間の改善を図ったものである。
上記目的を達成するために、従来の伝導度変調型ＮＯ５
ＰＥＴとホールの総理入量が同じ場合でも伝導度変調に
寄与するホール注入量を高くして低オン抵抗を損わずに
ターンオフ速度の改善を達成した。
ＰＥＴとホールの総理入量が同じ場合でも伝導度変調に
寄与するホール注入量を高くして低オン抵抗を損わずに
ターンオフ速度の改善を達成した。
この為、第６図に示した伝導度変調型ＭＯ８ＦＦＡＴと
同様にドレイン領域とアノード領域の境界附近に形成す
るＮ＋型領領域Ｐ−ボディ領域に対向するよう選択的に
形成する手法を採用した。この結果前記ゲート層に対向
する前記境界附近はドレイン領域が占めることになるが
、この位置にＮ″″型領域を附加してホール注入量を高
める一助にしても差支えない。
同様にドレイン領域とアノード領域の境界附近に形成す
るＮ＋型領領域Ｐ−ボディ領域に対向するよう選択的に
形成する手法を採用した。この結果前記ゲート層に対向
する前記境界附近はドレイン領域が占めることになるが
、この位置にＮ″″型領域を附加してホール注入量を高
める一助にしても差支えない。
ところで、導電型もしくは不純物濃度の相違の有無に拘
らず、半導体基板表面に形成した多少の湿り気を持つ鏡
面同志を配置し、その間に異物が介在しない雰囲気の許
で両者を密着すると、熱的ならびに電気的な障壁もなく
あたかも単一のウェハとして処理可能な機械的強度をも
った複合半導体基板が得られる事実、この複合半導体基
板にＰＮ接合を形成して得られる半導体素子特性は実用
に供し得る事実を本出願人は確認している。この技術を
以後接合技術と記載する。
らず、半導体基板表面に形成した多少の湿り気を持つ鏡
面同志を配置し、その間に異物が介在しない雰囲気の許
で両者を密着すると、熱的ならびに電気的な障壁もなく
あたかも単一のウェハとして処理可能な機械的強度をも
った複合半導体基板が得られる事実、この複合半導体基
板にＰＮ接合を形成して得られる半導体素子特性は実用
に供し得る事実を本出願人は確認している。この技術を
以後接合技術と記載する。
この接合技術の適用により１両半導体基板境界面にはそ
のバルク（ｂｕｌｋ）の半導体結晶と異なるものが形成
されいわゆるグレインバウンダリ（ＧｒａｉｎＢｏｕｎ
ｄａｒｙ）が形成すると想定されるが１本発明ではこの
両手導体バルク結晶と不連続な層を接合層と記載する。
のバルク（ｂｕｌｋ）の半導体結晶と異なるものが形成
されいわゆるグレインバウンダリ（ＧｒａｉｎＢｏｕｎ
ｄａｒｙ）が形成すると想定されるが１本発明ではこの
両手導体バルク結晶と不連続な層を接合層と記載する。
気層成長層を下地となる半導体層に堆積しその後熱負荷
を加えるとその境界は元の位置から移動すると考えられ
るが、前記接合層でも同様な現象が発生すると判断され
るので、前記接合層はこれに隣接する半導体層の境界を
画然と区分することだけを意味するのでなく、この隣接
層との境界が変動する事態も包合する。
を加えるとその境界は元の位置から移動すると考えられ
るが、前記接合層でも同様な現象が発生すると判断され
るので、前記接合層はこれに隣接する半導体層の境界を
画然と区分することだけを意味するのでなく、この隣接
層との境界が変動する事態も包合する。
ひるがえって１本発明は前記ドレイン領域となるＮ型半
導体基板に前記Ｎ＋＋層状領域を前述のように選択的に
形成Ｃ１更にアノード領域として機能するＰ型半導体基
板を前記接合技術で一体化して得た複合半導体基板に伝
導度変調型半導体基板を形成しても良い。
導体基板に前記Ｎ＋＋層状領域を前述のように選択的に
形成Ｃ１更にアノード領域として機能するＰ型半導体基
板を前記接合技術で一体化して得た複合半導体基板に伝
導度変調型半導体基板を形成しても良い。
第１図乃至第４図に示した実施例により本発明を詳述す
る。
る。
第１図乃至第３図はいずれも気相成長法を利用したもの
である。第１図の場合Ｂを１０１８〜１０！。
である。第１図の場合Ｂを１０１８〜１０！。
ａｔ■／ｃｃ含有し、アノード領域として機能するＰ＋
型シリコン基板１を用意し、この−表面上に選択的にＮ
型不純物例えばＰ、 Ａｓ、 Ｓｂなどを用いていわゆ
る埋込み島領域３を形成する。この島領域Ｎ型不純物濃
度は、１０１９〜１０”ａｔｍ／ｃｃ程度と高濃度にし
ておき、その配置は、後述するように前記ドレイン領域
２に形成するＰ−ボディ領域４に対向させる。ついで該
埋込み島領域を形成した面上に、ドレイン領域として機
能するＮ−領域を気相成長法により堆積させるが、伝導
度変調型ＭＯ８ＦＥＴとして必要な耐圧が５００Ｖの場
合にはその不純物濃度及び厚さを１〜２Ｘ １１０１４
ａｔ／ｃｃ、厚さ６０μ譜〜８０μ−とし、耐圧１００
０Ｖにあっては、不純物濃度６〜ｌ０Ｘ１０”ａｔｅ／
ｃｃ、厚さ１１００ｐ 〜１２０μ−となる様に調整し
、導入不純物としては通常Ｐを使用する。ここまでの工
程が第２図、第３図の実施例では以下の様に変わる。第
２図の場合Ｂを１０” 〜１０”ａｔｍ／ｃｃ含有した
Ｐ＋型シリコン基板１を用意し、まず、一方の表面上全
面に選択的にＮ型不純物を１０１６〜１０”ａｔｍ／ｃ
ｃ含有する気相成長層を厚さｌＯμｆ１１〜２０μ朧堆
積させる。ついでこの気相成長層表面から選択的にＮ型
不純物例えばＰ、 Ａｓ、 Ｓｂなどを導入して１０１
′〜１０”ａｔ■／ｃｃ程度の高濃度Ｎ型埋込み層３を
形成する。つづいて第一図の場合と同様に該面上にドレ
イン領域として機能するＮ−領域を気相成長法で堆積さ
せる。
型シリコン基板１を用意し、この−表面上に選択的にＮ
型不純物例えばＰ、 Ａｓ、 Ｓｂなどを用いていわゆ
る埋込み島領域３を形成する。この島領域Ｎ型不純物濃
度は、１０１９〜１０”ａｔｍ／ｃｃ程度と高濃度にし
ておき、その配置は、後述するように前記ドレイン領域
２に形成するＰ−ボディ領域４に対向させる。ついで該
埋込み島領域を形成した面上に、ドレイン領域として機
能するＮ−領域を気相成長法により堆積させるが、伝導
度変調型ＭＯ８ＦＥＴとして必要な耐圧が５００Ｖの場
合にはその不純物濃度及び厚さを１〜２Ｘ １１０１４
ａｔ／ｃｃ、厚さ６０μ譜〜８０μ−とし、耐圧１００
０Ｖにあっては、不純物濃度６〜ｌ０Ｘ１０”ａｔｅ／
ｃｃ、厚さ１１００ｐ 〜１２０μ−となる様に調整し
、導入不純物としては通常Ｐを使用する。ここまでの工
程が第２図、第３図の実施例では以下の様に変わる。第
２図の場合Ｂを１０” 〜１０”ａｔｍ／ｃｃ含有した
Ｐ＋型シリコン基板１を用意し、まず、一方の表面上全
面に選択的にＮ型不純物を１０１６〜１０”ａｔｍ／ｃ
ｃ含有する気相成長層を厚さｌＯμｆ１１〜２０μ朧堆
積させる。ついでこの気相成長層表面から選択的にＮ型
不純物例えばＰ、 Ａｓ、 Ｓｂなどを導入して１０１
′〜１０”ａｔ■／ｃｃ程度の高濃度Ｎ型埋込み層３を
形成する。つづいて第一図の場合と同様に該面上にドレ
イン領域として機能するＮ−領域を気相成長法で堆積さ
せる。
第３図の場合には、第１図の場合と同様にしてＮ＋型埋
込み島領域を形成し１次に、第一の気相成長層５を形成
する。
込み島領域を形成し１次に、第一の気相成長層５を形成
する。
この第一の気相成長層は、Ｎ型不純物を含有し。
濃度１０” 〜１０”ａｔｍ／ｃｃで厚さは５ｐｍ 〜
２０ｐｒａとする。続いてドレイン領域として機能する
Ｎ−領域２を気相成長法により堆積させる。−二の構造
の場合Ｎ″″″領域厚さは、第一の気相成長層５の存在
により第１図の場合よりも薄くする事ができ菰。例えば
耐圧５ｏｏｖの場合にＮ−領域２は不純物濃度ｌ〜２Ｘ
１０”ａｔ＋ｓ／ｃｃで厚さは、３５〜４５ｐｍで十分
となる。
２０ｐｒａとする。続いてドレイン領域として機能する
Ｎ−領域２を気相成長法により堆積させる。−二の構造
の場合Ｎ″″″領域厚さは、第一の気相成長層５の存在
により第１図の場合よりも薄くする事ができ菰。例えば
耐圧５ｏｏｖの場合にＮ−領域２は不純物濃度ｌ〜２Ｘ
１０”ａｔ＋ｓ／ｃｃで厚さは、３５〜４５ｐｍで十分
となる。
第１図乃至第３図のいずれの場合も上述の工程によりド
レイン領域として機能するＮ−領域２１部分的な高濃度
Ｎ＋領領域が形成され、しかも、このＮ＋領域３は後述
するように前記ドレイン領域２に形成するＰ−ボディ領
域４に対向させて形成されている。
レイン領域として機能するＮ−領域２１部分的な高濃度
Ｎ＋領領域が形成され、しかも、このＮ＋領域３は後述
するように前記ドレイン領域２に形成するＰ−ボディ領
域４に対向させて形成されている。
これ等のＮ導電型領域は今後下記のように記載する。
ドレイン領域として機能する領域は「ある導電型を示す
半導体層２」、前記Ｎ１領域は「ある導電型を示し前記
半導体層より高不純物濃度をもつ第２領域」、前記領域
５は「ある導電型を示し前記半導体層の持つ不純物濃度
より高く、前記第２領域のそれより低い不純物濃度をも
つ第３領域」、更にアノード領域として機能するＰ＋型
シリコン基板を「反対導電型を示す半導体層」と記載す
る。
半導体層２」、前記Ｎ１領域は「ある導電型を示し前記
半導体層より高不純物濃度をもつ第２領域」、前記領域
５は「ある導電型を示し前記半導体層の持つ不純物濃度
より高く、前記第２領域のそれより低い不純物濃度をも
つ第３領域」、更にアノード領域として機能するＰ＋型
シリコン基板を「反対導電型を示す半導体層」と記載す
る。
これまでは、気相成長法を利用した実施例であるが、前
記ある導電型を示す半導体層２として、低比抵抗でかつ
厚い領域を必要とする場合には前述のやＮ繁雑な気相成
長法による制御性低下を防止するために前記接合技術を
採用する。第４図に示すように厚い領域を必要とする例
について説明する。
記ある導電型を示す半導体層２として、低比抵抗でかつ
厚い領域を必要とする場合には前述のやＮ繁雑な気相成
長法による制御性低下を防止するために前記接合技術を
採用する。第４図に示すように厚い領域を必要とする例
について説明する。
ある導電型を示す半導体層２に前述のように選択的にあ
る導電型を示す半導体層より高不純物濃度をもつ第２領
域３を形成し、更に反対導電型を示す半導体層１を用意
してその一面と前記第２領域３を形成した面とを鏡面研
磨して表面粗さ５００Å以下にしておく、その表面状態
によっては１１．０□＋Ｈ，５０４→ＨＦ→稀ＨＦによ
る前処理行程を引続いて行って、脱脂ならびにシリコン
ウェハー表面に被着するスティンフィルムを除去する。
る導電型を示す半導体層より高不純物濃度をもつ第２領
域３を形成し、更に反対導電型を示す半導体層１を用意
してその一面と前記第２領域３を形成した面とを鏡面研
磨して表面粗さ５００Å以下にしておく、その表面状態
によっては１１．０□＋Ｈ，５０４→ＨＦ→稀ＨＦによ
る前処理行程を引続いて行って、脱脂ならびにシリコン
ウェハー表面に被着するスティンフィルムを除去する。
次いで、この両シリコン鏡面を清浄な水で約数分間水洗
し。
し。
室温でスピンナ処理のような脱水処理を実施する。
この処理工程では前記鏡面に吸着していると想定される
過剰な水分を除去するもので、吸着水分が殆んど揮散す
る１００Ｖ以」２の加熱乾燥は避ける。
過剰な水分を除去するもので、吸着水分が殆んど揮散す
る１００Ｖ以」２の加熱乾燥は避ける。
これらの処理を経た両鏡面を例えばクラス１以上の清浄
な雰囲気に設置して、前記鏡面間に異物が実質的に介在
しない状態で相互を密着して一体化する。この一体化し
た複合半導体基板を２００℃以上好ましくは１０００℃
〜１２００℃で加熱処理することによって接合強度を増
すことができる。
な雰囲気に設置して、前記鏡面間に異物が実質的に介在
しない状態で相互を密着して一体化する。この一体化し
た複合半導体基板を２００℃以上好ましくは１０００℃
〜１２００℃で加熱処理することによって接合強度を増
すことができる。
このようにして得られた複合半導体基板では必要に応じ
である導電型を示す半導体層２の厚さを機械的切削手法
等によって調整する。
である導電型を示す半導体層２の厚さを機械的切削手法
等によって調整する。
次いで、前記ＶＤ ＭＯＳ ＦＥＴと同様な工程により
ゲート層ならびにソース領域を形成、第１図〜第４図の
断面構造が得られる。
ゲート層ならびにソース領域を形成、第１図〜第４図の
断面構造が得られる。
ある導電型を示す半導体層２の表面部分には反対導電型
の不純物Ｂを１０″”ａｔ■／ｃｃ程度導入して複数の
反対導電型を示す領域４・・・を設け、この領域内には
、Ａｓ等を約１０２ｏａｔ＋ｓ／ｃｃ導入しである導電
型を示す領域６・・・を形成する。この反対導電型領域
４・・・は前記「発明の背景技術」欄で「Ｐ−ボディ領
域」と記載した。この反対導電型を示す領域４・・・及
びある導電型を示す領域６・・・はその端部を前記ある
導電型を示す半導体層２の表面に露出するいわゆるプレ
ーナ構造である。この反対導電型を示す領域４間のある
導電型を示す半導体層２表面部分上には絶縁物層７を設
ける。この結果、ある導電型を示す領域６，６端を跨ぎ
、更に隣り合う前記反対導電型を示す領域４，４端をも
被覆保護する結果となる。前記絶縁物層７にはゲート８
として機能する多結晶シリコン層を埋設するが、実際の
工程としては予め形成した絶縁物層に多結晶シリコン層
を堆積、パターニング後新たに絶縁物層を堆積する手法
によって得られる。次に前記反対導電型を示す半導体層
に前記ある導電型を示す領域６及び反対導電型を示す領
域４に、更に前記ゲート層８に導電物質を堆積して陽極
電極９．ソース電極１０及びゲート電極１１を形成して
伝導度変調型ＭＯＳ ＦＥＴを完成する。
の不純物Ｂを１０″”ａｔ■／ｃｃ程度導入して複数の
反対導電型を示す領域４・・・を設け、この領域内には
、Ａｓ等を約１０２ｏａｔ＋ｓ／ｃｃ導入しである導電
型を示す領域６・・・を形成する。この反対導電型領域
４・・・は前記「発明の背景技術」欄で「Ｐ−ボディ領
域」と記載した。この反対導電型を示す領域４・・・及
びある導電型を示す領域６・・・はその端部を前記ある
導電型を示す半導体層２の表面に露出するいわゆるプレ
ーナ構造である。この反対導電型を示す領域４間のある
導電型を示す半導体層２表面部分上には絶縁物層７を設
ける。この結果、ある導電型を示す領域６，６端を跨ぎ
、更に隣り合う前記反対導電型を示す領域４，４端をも
被覆保護する結果となる。前記絶縁物層７にはゲート８
として機能する多結晶シリコン層を埋設するが、実際の
工程としては予め形成した絶縁物層に多結晶シリコン層
を堆積、パターニング後新たに絶縁物層を堆積する手法
によって得られる。次に前記反対導電型を示す半導体層
に前記ある導電型を示す領域６及び反対導電型を示す領
域４に、更に前記ゲート層８に導電物質を堆積して陽極
電極９．ソース電極１０及びゲート電極１１を形成して
伝導度変調型ＭＯＳ ＦＥＴを完成する。
本発明では前述のようにある導電型を示し、「ある導電
型を示す半導体層２」より高不純物濃度を持つ第２領域
をいわゆるＰ−ボディー間に対向する部分には形成して
いない。従って１反対導電型を示す半導体層１より発生
するホールが効率を損わずにソース領域方向に注入され
るので、ドレイン領域中で起る伝導度変調を充分に受け
ることが出来、従ってオン抵抗を下げずにターンオフ速
度を従来例として示した第２図の伝導度変調型素子より
向上した。
型を示す半導体層２」より高不純物濃度を持つ第２領域
をいわゆるＰ−ボディー間に対向する部分には形成して
いない。従って１反対導電型を示す半導体層１より発生
するホールが効率を損わずにソース領域方向に注入され
るので、ドレイン領域中で起る伝導度変調を充分に受け
ることが出来、従ってオン抵抗を下げずにターンオフ速
度を従来例として示した第２図の伝導度変調型素子より
向上した。
換言するならば、たとえ第２図のそれとホールの総理入
量が同じでも、伝導度変調に寄与するホール注入量を増
大して、低オン抵抗を維持した上・でターンオフ速度の
改善を達成した。
量が同じでも、伝導度変調に寄与するホール注入量を増
大して、低オン抵抗を維持した上・でターンオフ速度の
改善を達成した。
第１図乃至第４図は本発明に係る実施例を示す断面図、
第５図〜第６図は従来の伝導度変調型ＭＯ３ＦＥＴの断
面図である。 ２：ある導電型を示す半導体層 ８：ゲート層４：反対
導電型を示す領域 ６：ある導電型を示す領域
第５図〜第６図は従来の伝導度変調型ＭＯ３ＦＥＴの断
面図である。 ２：ある導電型を示す半導体層 ８：ゲート層４：反対
導電型を示す領域 ６：ある導電型を示す領域
Claims (3)
- （１）ある導電型を示す半導体層と、この半導体層の表
面部分に端部を露出して形成する複数の反対導電型を示
す領域と、この各反対導電型を示す領域に端部を露出し
て形成するある導電型を示す領域と、前記複数の反対導
電型を示す領域のうち互に近接する１対に形成した前記
ある導電型を示す領域端に跨り前記ある導電型を示す半
導体層の表面に隣接形成する絶縁物層と、この絶縁物層
に埋設するゲート層と、前記一導電型を示す半導体層に
連続し、前記反対導電型を示す領域に対向して位置する
ように形成する一導電型を示しより高不純物濃度を持つ
第２領域と、この第２領域及び前記ある導電型を示す半
導体層部分に連続して形成する反対導電型を示す半導体
層とを具備することを特徴とする伝導度変調型半導体装
置。 - （２）ある導電型を示す半導体層部分と、これに連続し
て形成する反対導電型を示す半導体層間に形成するある
導電型を示し、前記半導層の持つ不純物濃度により高く
、前記第２領域のそれより低い不純物濃度を持つ第３領
域とを具備することを特徴とする特許請求の範囲第１項
記載の伝導度変調型半導体装置。 - （３）ある導電型を示す半導体層部分とこれに連続して
形成する反対導電型を示す半導体層の境界部分に形成す
る夫々の半導体結晶と不連続な接合面とを具備すること
を特徴とする特許請求の範囲第１項及び第２項記載の伝
導度変調型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056018A JPS61216363A (ja) | 1985-03-22 | 1985-03-22 | 伝導度変調型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056018A JPS61216363A (ja) | 1985-03-22 | 1985-03-22 | 伝導度変調型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216363A true JPS61216363A (ja) | 1986-09-26 |
| JPH0578949B2 JPH0578949B2 (ja) | 1993-10-29 |
Family
ID=13015320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056018A Granted JPS61216363A (ja) | 1985-03-22 | 1985-03-22 | 伝導度変調型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216363A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490561A (en) * | 1987-09-30 | 1989-04-07 | Mitsubishi Electric Corp | Semiconductor device |
| US4920396A (en) * | 1987-04-13 | 1990-04-24 | Nissan Motor Company, Limited | CMOS having buried layer for carrier recombination |
| US4972239A (en) * | 1986-11-17 | 1990-11-20 | Nissan Motor Company Limited | Conductivity modulated MOSFET |
| US5025293A (en) * | 1989-01-25 | 1991-06-18 | Fuji Electric Co., Ltd. | Conductivity modulation type MOSFET |
| US5031009A (en) * | 1987-08-13 | 1991-07-09 | Fuji Electric Co., Ltd. | Conductivity modulation semiconductor with no negative resistance characteristics |
| US5221850A (en) * | 1991-03-20 | 1993-06-22 | Fuji Electric Co., Ltd. | Conductivity-modulating mosfet |
| EP0578973A1 (en) * | 1992-06-12 | 1994-01-19 | Kabushiki Kaisha Toshiba | Method of forming short-circuiting regions for insulated gate semiconductor devices |
| EP0594049A1 (en) * | 1992-10-20 | 1994-04-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and manufacturing method thereof |
| EP0665597A1 (en) * | 1994-01-27 | 1995-08-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | IGBT and manufacturing process therefore |
| US5519245A (en) * | 1989-08-31 | 1996-05-21 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor with reverse conducting current |
| US5981981A (en) * | 1993-10-13 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a bipolar structure |
| WO2017130416A1 (ja) * | 2016-01-29 | 2017-08-03 | サンケン電気株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108773A (ja) * | 1981-11-23 | 1983-06-28 | ゼネラル・エレクトリツク・カンパニイ | タ−ンオフ時に活性ベ−ス領域から多数キヤリヤを急速に除去する半導体素子およびその製造方法 |
-
1985
- 1985-03-22 JP JP60056018A patent/JPS61216363A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108773A (ja) * | 1981-11-23 | 1983-06-28 | ゼネラル・エレクトリツク・カンパニイ | タ−ンオフ時に活性ベ−ス領域から多数キヤリヤを急速に除去する半導体素子およびその製造方法 |
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| US5569941A (en) * | 1992-10-20 | 1996-10-29 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with a buried gapped semiconductor region |
| US5981981A (en) * | 1993-10-13 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a bipolar structure |
| EP0665597A1 (en) * | 1994-01-27 | 1995-08-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | IGBT and manufacturing process therefore |
| US5723349A (en) * | 1994-01-27 | 1998-03-03 | Consorzio Pre La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure |
| WO2017130416A1 (ja) * | 2016-01-29 | 2017-08-03 | サンケン電気株式会社 | 半導体装置 |
| JPWO2017130416A1 (ja) * | 2016-01-29 | 2018-11-22 | サンケン電気株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578949B2 (ja) | 1993-10-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |