JPH0578949B2 - - Google Patents
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- JPH0578949B2 JPH0578949B2 JP60056018A JP5601885A JPH0578949B2 JP H0578949 B2 JPH0578949 B2 JP H0578949B2 JP 60056018 A JP60056018 A JP 60056018A JP 5601885 A JP5601885 A JP 5601885A JP H0578949 B2 JPH0578949 B2 JP H0578949B2
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- JP
- Japan
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- region
- conductivity type
- exhibiting
- semiconductor layer
- type
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は伝導度変調型MOS FETに関するも
のであり、特にそのターンオフ速度を改善したも
のである。
のであり、特にそのターンオフ速度を改善したも
のである。
〔発明の技術的背景〕
従来から、電力用縦型二重拡散MOS FET（以
後VD MOS FETと記載する）は高速スイツチ
ング特性に優れ、かつ高入力インピーダンスをも
つているので入力損失が小さい半導体装置として
知られている。しかし、このVD MOS FETは
多数キヤリアを利用するものであり、その耐圧を
高めるためにドレイン領域として動作するN-領
域を厚く形成すると、抵抗成分として動作するそ
の部分の影響を強く受け、オン抵抗の増大を招
く。これに代る半導体装置としては前記VD
MOS FETのドレイン領域に連続して、これと
反対導電型のアノード領域を形成して、このアノ
ード領域から前記ドレイン領域へ少数キヤリアを
注入する伝導度変調型MOS FETが知られてお
り、詳細は特開昭56−150870号公報に示されてい
るが第５〜６図により概略を説明するが、共通す
る個所には同一番号を付す。
後VD MOS FETと記載する）は高速スイツチ
ング特性に優れ、かつ高入力インピーダンスをも
つているので入力損失が小さい半導体装置として
知られている。しかし、このVD MOS FETは
多数キヤリアを利用するものであり、その耐圧を
高めるためにドレイン領域として動作するN-領
域を厚く形成すると、抵抗成分として動作するそ
の部分の影響を強く受け、オン抵抗の増大を招
く。これに代る半導体装置としては前記VD
MOS FETのドレイン領域に連続して、これと
反対導電型のアノード領域を形成して、このアノ
ード領域から前記ドレイン領域へ少数キヤリアを
注入する伝導度変調型MOS FETが知られてお
り、詳細は特開昭56−150870号公報に示されてい
るが第５〜６図により概略を説明するが、共通す
る個所には同一番号を付す。
前述のようにこの装置は前記VD MOS FET
のドレイン電極側にドレイン領域と反対導電型領
域を附加した４層構造を持つており、その特性改
善を図るためにこのドレイン領域があるN-層と
アノードとして機能する反対導電型領域との間に
N+層状領域を設置したものが知られており、こ
の断面構造を第６図に示す。
のドレイン電極側にドレイン領域と反対導電型領
域を附加した４層構造を持つており、その特性改
善を図るためにこのドレイン領域があるN-層と
アノードとして機能する反対導電型領域との間に
N+層状領域を設置したものが知られており、こ
の断面構造を第６図に示す。
ここで第５図に示した伝導度変調型MOS
FETの製法を述べると、Ｐ型を示す半導体気板
２１にN-型のドレイン領域２２を気相成長法に
よつて堆積し、ここに複数のＰ導電型領域２３…
（以後Ｐ−ボデイ領域と記載する）及びこの中に
ソース領域として動作するＮ導電型領域２４…を
共に拡散法で形成する。勿論イオン注入法を適用
しても良い。第６図ではドレイン領域２２とアノ
ード領域２１間にN+の層状領域２５を設ける以
外は第５図とほぼ同様な構造を持つている。
FETの製法を述べると、Ｐ型を示す半導体気板
２１にN-型のドレイン領域２２を気相成長法に
よつて堆積し、ここに複数のＰ導電型領域２３…
（以後Ｐ−ボデイ領域と記載する）及びこの中に
ソース領域として動作するＮ導電型領域２４…を
共に拡散法で形成する。勿論イオン注入法を適用
しても良い。第６図ではドレイン領域２２とアノ
ード領域２１間にN+の層状領域２５を設ける以
外は第５図とほぼ同様な構造を持つている。
前記第５図ならびに第６図に示した伝導度変調
型半導体装置では前記ドレイン領域２２に形成し
た複数のＰ−ボデイ領域２３…及びこの領域に形
成するＮ導電型領域２４…はその端部が前記ドレ
イン領域２２の表面部分に露出するいわゆるプレ
ーナ構造である。
型半導体装置では前記ドレイン領域２２に形成し
た複数のＰ−ボデイ領域２３…及びこの領域に形
成するＮ導電型領域２４…はその端部が前記ドレ
イン領域２２の表面部分に露出するいわゆるプレ
ーナ構造である。
更に、前記Ｐボデイ領域２３…間の前記ドレイ
ン領域２２表面部分にはこの位置に絶縁物層２６
を設ける。即ち、複数の前記Ｐ−ボデイ領域２３
…の中互に隣り合うそれに形成する前記Ｎ導電型
領域２４…端を跨いで前記絶縁物層２６とを設け
るので前記Ｐ−ボデイ領域２３…端をも被覆する
結果となる。前記絶縁物層２６にはゲートとして
機能する多結晶シリコン層２７を埋設するが、実
際の工程としては、予め形成した絶縁物層に多結
晶シリコン層を堆積、パターニング後新たに、絶
縁物層を堆積する手段により得られる。
ン領域２２表面部分にはこの位置に絶縁物層２６
を設ける。即ち、複数の前記Ｐ−ボデイ領域２３
…の中互に隣り合うそれに形成する前記Ｎ導電型
領域２４…端を跨いで前記絶縁物層２６とを設け
るので前記Ｐ−ボデイ領域２３…端をも被覆する
結果となる。前記絶縁物層２６にはゲートとして
機能する多結晶シリコン層２７を埋設するが、実
際の工程としては、予め形成した絶縁物層に多結
晶シリコン層を堆積、パターニング後新たに、絶
縁物層を堆積する手段により得られる。
次に、前記アノード領域２１、Ｎ導電型領域２
４…及びＰ−ボデイ領域２３…に夫々導電性物質
を被着してアノード電極２８及びソース電極２９
を設け、更に前記ゲート２７に積層した前記絶縁
物層２６部分を除去し、こゝにも導電性物質を堆
積してゲート電極３０を形成して伝導度変調型半
導体装置を完成する。なお特開昭58−108773号公
報（ターンオフ時に活性ベース領域から多数キヤ
リヤを急速に除去する半導体素子およびその製造
方法）には、P+基板５７に堆積するエピタキヤ
ル層６０に形成するｐ領域６１内にN+領域６３
を設置する方法を採つて、蓄積した少数キヤリヤ
の再結合を促進している。しかも、エピタキシヤ
ル層６０とP+基板５７の境界部分にはＮ領域
５８を形成する方法が採られている。
４…及びＰ−ボデイ領域２３…に夫々導電性物質
を被着してアノード電極２８及びソース電極２９
を設け、更に前記ゲート２７に積層した前記絶縁
物層２６部分を除去し、こゝにも導電性物質を堆
積してゲート電極３０を形成して伝導度変調型半
導体装置を完成する。なお特開昭58−108773号公
報（ターンオフ時に活性ベース領域から多数キヤ
リヤを急速に除去する半導体素子およびその製造
方法）には、P+基板５７に堆積するエピタキヤ
ル層６０に形成するｐ領域６１内にN+領域６３
を設置する方法を採つて、蓄積した少数キヤリヤ
の再結合を促進している。しかも、エピタキシヤ
ル層６０とP+基板５７の境界部分にはＮ領域
５８を形成する方法が採られている。
この伝導度変調型MOS FETでは前記ゲート
電極３０に電圧を印加すると前記Ｐ−ボデイ領域
２３…表面にチヤンネル反転層を形成してオン状
態となる。このオン状態ではエレクトロンが前記
ソース領域２４…からチヤンネルを通つて前記ド
レイン領域２２に集められ、それに伴つて前記ア
ノード領域２１からドレイン領域２２にホールが
注入される。従つて、このオン状態で前記ドレイ
ン領域２２中にはエレクトロンとホールとがそれ
ぞれ注入して伝導度が変調する。従来のVD
MOS FETではドレイン領域に多数キヤリアで
あるエレクトロンだけが注入されるので、このド
レイン領域の濃度が低い場合やその厚さが大きい
場合にはエレクトロンの流れにとつて極めて大き
い抵抗となり、これがVD MOS FETにおける
オン抵抗の最大成分であつた。しかし、伝導度変
調型MOS FETにあつてはそのドレイン領域の
伝導度が変調されるので、その抵抗成分は極めて
小さくなるので、ドレイン領域の濃度が低く、か
つ厚さが大きくてもオン抵抗が極めて小さい特性
を示す。
電極３０に電圧を印加すると前記Ｐ−ボデイ領域
２３…表面にチヤンネル反転層を形成してオン状
態となる。このオン状態ではエレクトロンが前記
ソース領域２４…からチヤンネルを通つて前記ド
レイン領域２２に集められ、それに伴つて前記ア
ノード領域２１からドレイン領域２２にホールが
注入される。従つて、このオン状態で前記ドレイ
ン領域２２中にはエレクトロンとホールとがそれ
ぞれ注入して伝導度が変調する。従来のVD
MOS FETではドレイン領域に多数キヤリアで
あるエレクトロンだけが注入されるので、このド
レイン領域の濃度が低い場合やその厚さが大きい
場合にはエレクトロンの流れにとつて極めて大き
い抵抗となり、これがVD MOS FETにおける
オン抵抗の最大成分であつた。しかし、伝導度変
調型MOS FETにあつてはそのドレイン領域の
伝導度が変調されるので、その抵抗成分は極めて
小さくなるので、ドレイン領域の濃度が低く、か
つ厚さが大きくてもオン抵抗が極めて小さい特性
を示す。
だか、このアノード領域からドレイン領域に注
入した少数キヤリア（ホール）の一部は過剰少数
キヤリアとして蓄積されるので、この装置をオフ
すべくゲート印加電圧を零にしてチヤンネルを閉
じエレクトロンの流れを止めても、蓄積されたホ
ールが排出するまではオフ状態にならない。第５
図に示した伝導度変調型MOS FETにあつては
オフ時にドレイン領域に存在するエレクトロンが
アノード領域を通り抜ける際新たなホールの注入
を誘起するためのターンオフ時間が極めて長くな
る。
入した少数キヤリア（ホール）の一部は過剰少数
キヤリアとして蓄積されるので、この装置をオフ
すべくゲート印加電圧を零にしてチヤンネルを閉
じエレクトロンの流れを止めても、蓄積されたホ
ールが排出するまではオフ状態にならない。第５
図に示した伝導度変調型MOS FETにあつては
オフ時にドレイン領域に存在するエレクトロンが
アノード領域を通り抜ける際新たなホールの注入
を誘起するためのターンオフ時間が極めて長くな
る。
従つて、前記VD MOS FETの約10倍の電流
を流すことができるのに対して、ターンオフ時間
は逆に10倍以上長くなる欠点を持つているので、
電力用素子としての用途であるPWM方式のモー
タ制御等への利用を考えるとキヤリア周波数を高
められない事態を招き、応用範囲が狭められる。
この欠点を改良する手段としてはAu、Pt等の重
金属拡散法や、放射線照射によるキヤリアライフ
タイムを小さくする手法が知られているが、ター
ンオフ時間の改善は得られるのに対して、キヤリ
アライフタイム低下による伝導度変調効果の減少
をも招き、その半導体装置にとつて最大の利点が
損われる。このように単にライフタイム制御手段
だけでは高速でかつターンオフ時間を改善した伝
導度変調型MOS FETは得られない。
を流すことができるのに対して、ターンオフ時間
は逆に10倍以上長くなる欠点を持つているので、
電力用素子としての用途であるPWM方式のモー
タ制御等への利用を考えるとキヤリア周波数を高
められない事態を招き、応用範囲が狭められる。
この欠点を改良する手段としてはAu、Pt等の重
金属拡散法や、放射線照射によるキヤリアライフ
タイムを小さくする手法が知られているが、ター
ンオフ時間の改善は得られるのに対して、キヤリ
アライフタイム低下による伝導度変調効果の減少
をも招き、その半導体装置にとつて最大の利点が
損われる。このように単にライフタイム制御手段
だけでは高速でかつターンオフ時間を改善した伝
導度変調型MOS FETは得られない。
このターンオフ時間の改善手段としては第６図
の構造が知られているが、この特徴であるN+層
状領域２５の存在によつてアノード領域からのホ
ールの注入効率を確かに低下する事ができる。し
かし、ソース領域とアノード領域を流れる全電流
はエレクトロン及びホールの電流の和として把え
られ、前記ホールの注入効率低下は全電流に占め
るホール電流低下をもたらし、これによりドレイ
ン領域に蓄積した少数キヤリア（ホール）総量の
減少するのに対してドレイン領域での伝導度変調
に寄与するホール量も減り結果的にはオン抵抗増
大をもたらす。
の構造が知られているが、この特徴であるN+層
状領域２５の存在によつてアノード領域からのホ
ールの注入効率を確かに低下する事ができる。し
かし、ソース領域とアノード領域を流れる全電流
はエレクトロン及びホールの電流の和として把え
られ、前記ホールの注入効率低下は全電流に占め
るホール電流低下をもたらし、これによりドレイ
ン領域に蓄積した少数キヤリア（ホール）総量の
減少するのに対してドレイン領域での伝導度変調
に寄与するホール量も減り結果的にはオン抵抗増
大をもたらす。
本発明は上記欠点を除去した新規な伝導度変調
型MOS FETを提供するもので、特に高速性を
持ちターンオフ時間の改善を図つたものである。
型MOS FETを提供するもので、特に高速性を
持ちターンオフ時間の改善を図つたものである。
上記目的を達成するために、従来の伝導度変調
型MOS FETとホールの総注入量が同じ場合で
も伝導度変調に寄与するホール注入量を高くして
低オン抵抗を損わずにターンオフ速度の改善を達
成した。
型MOS FETとホールの総注入量が同じ場合で
も伝導度変調に寄与するホール注入量を高くして
低オン抵抗を損わずにターンオフ速度の改善を達
成した。
この為、第６図に示した伝導度変調型MOS
FETと同様にドレイン領域とアノード領域の境
界附近に形成するN+型領域をＰ−ボデイ領域に
対向するよう選択的に形成する手法を採用した。
この結果前記ゲート層に対向する前記境界附近は
ドレイン領域が占めることになるが、この位置に
N-型領域を附加してホール注入量を高める一助
にしても差支えない。
FETと同様にドレイン領域とアノード領域の境
界附近に形成するN+型領域をＰ−ボデイ領域に
対向するよう選択的に形成する手法を採用した。
この結果前記ゲート層に対向する前記境界附近は
ドレイン領域が占めることになるが、この位置に
N-型領域を附加してホール注入量を高める一助
にしても差支えない。
ところで、導電型もしくは不純物濃度の相違の
有無に拘らず、半導体基板表面に形成した多少の
湿り気を持つ鏡面同志を配置し、その間に異物が
介在しない雰囲気の許で両者を密着すると、熱的
ならびに電気的な障壁もなくあたかも単一のウエ
ハとして処理可能な機械的強度をもつた複合半導
体基板が得られる事実、この複合半導体基板に
PN接合を形成して得られる半導体素子特性は実
用に供し得る事実を本出願人は確認している。こ
の技術を以後接合技術と記載する。
有無に拘らず、半導体基板表面に形成した多少の
湿り気を持つ鏡面同志を配置し、その間に異物が
介在しない雰囲気の許で両者を密着すると、熱的
ならびに電気的な障壁もなくあたかも単一のウエ
ハとして処理可能な機械的強度をもつた複合半導
体基板が得られる事実、この複合半導体基板に
PN接合を形成して得られる半導体素子特性は実
用に供し得る事実を本出願人は確認している。こ
の技術を以後接合技術と記載する。
この接合技術の適用により、両半導体基板境界
面にはそのバルク（bulk）の半導体結晶と異な
るものが形成されいわゆるグレインバウンダリ
（Grain Boundary）が形成すると想定されるが、
本発明ではこの両半導体バルク結晶と不連続な層
を接合層と記載する。
面にはそのバルク（bulk）の半導体結晶と異な
るものが形成されいわゆるグレインバウンダリ
（Grain Boundary）が形成すると想定されるが、
本発明ではこの両半導体バルク結晶と不連続な層
を接合層と記載する。
気層成長層を下地となる半導体層に堆積しその
後熱負荷を加えるとその境界は元の位置から移動
すると考えられるが、前記接合層でも同様な現象
が発生すると判断されるので、前記接合層はこれ
に隣接する半導体層の境界を画然と区分すること
だけを意味するのでなく、この隣接層との境界が
変動する事態も包合する。
後熱負荷を加えるとその境界は元の位置から移動
すると考えられるが、前記接合層でも同様な現象
が発生すると判断されるので、前記接合層はこれ
に隣接する半導体層の境界を画然と区分すること
だけを意味するのでなく、この隣接層との境界が
変動する事態も包合する。
ひるがえつて、本発明は前記ドレイン領域とな
るN-型半導体基板に前記N+型層状領域を前述の
ように選択的に形成し、更にアノード領域として
機能するＰ型半導体基板を前記接合技術で一体化
して得た複合半導体基板に伝導度変調型半導体基
板を形成しても良い。
るN-型半導体基板に前記N+型層状領域を前述の
ように選択的に形成し、更にアノード領域として
機能するＰ型半導体基板を前記接合技術で一体化
して得た複合半導体基板に伝導度変調型半導体基
板を形成しても良い。
第１図乃至第４図に示した実施例より本発明を
詳述する。
詳述する。
第１図乃至第３図はいずれも気相成長法を利用
したものである。第１図の場合Ｂを1018〜
1020atm／c.c.し、アノード領域として機能するP+
型シリコン基板１を用意し、この一表面上に選択
的にＮ型不純物例えばＰ、As、Sbなどを用いて
いわゆる埋込み島領域３を形成する。この島領域
Ｎ型不純物濃度は、1019〜1021atm／c.c.程度と高
濃度にしておき、その配置は、後述するように前
記ドレイン領域２に形成するＰ−ボデイ領域４に
対向させる。ついで該埋込み島領域を形成した面
上に、ドレイン領域として機能するN-領域を気
相成長法により堆積させるが、伝導度変調型
MOS FETとして必要な耐圧が500Vの場合には
その不純物濃度及び厚さを１〜２×1014atm／
c.c.、厚さ60μｍ〜80μｍとし、耐圧1000Vにあつて
は、不純物濃度６〜10×1013atm／c.c.、厚さ100μ
ｍ〜120μｍとなる様に調整し、導入不純物とし
ては通常Ｐを使用する。ここまでの工程が第２
図、第３図の実施例では以下の様に変わる。第２
図の場合Ｂを1019〜1021atm／c.c.含有したP+型シ
リコン基板１を用意し、まず、一方の表面上全面
に選択的にＮ型不純物を1016〜1017atm／c.c.含有
する気相成長層を厚さ10μｍ〜20μｍ堆積させる。
ついでこの気相成長層表面から選択的にＮ型不純
物例えばＰ、AS、Sbなどを導入して1019〜
1021atm／c.c.程度の高濃度Ｎ型埋込み層３を形成
する。つづいて第１図の場合と同様に該面上にド
レイン領域として機能するN-領域を気相成長法
で堆積させる。
したものである。第１図の場合Ｂを1018〜
1020atm／c.c.し、アノード領域として機能するP+
型シリコン基板１を用意し、この一表面上に選択
的にＮ型不純物例えばＰ、As、Sbなどを用いて
いわゆる埋込み島領域３を形成する。この島領域
Ｎ型不純物濃度は、1019〜1021atm／c.c.程度と高
濃度にしておき、その配置は、後述するように前
記ドレイン領域２に形成するＰ−ボデイ領域４に
対向させる。ついで該埋込み島領域を形成した面
上に、ドレイン領域として機能するN-領域を気
相成長法により堆積させるが、伝導度変調型
MOS FETとして必要な耐圧が500Vの場合には
その不純物濃度及び厚さを１〜２×1014atm／
c.c.、厚さ60μｍ〜80μｍとし、耐圧1000Vにあつて
は、不純物濃度６〜10×1013atm／c.c.、厚さ100μ
ｍ〜120μｍとなる様に調整し、導入不純物とし
ては通常Ｐを使用する。ここまでの工程が第２
図、第３図の実施例では以下の様に変わる。第２
図の場合Ｂを1019〜1021atm／c.c.含有したP+型シ
リコン基板１を用意し、まず、一方の表面上全面
に選択的にＮ型不純物を1016〜1017atm／c.c.含有
する気相成長層を厚さ10μｍ〜20μｍ堆積させる。
ついでこの気相成長層表面から選択的にＮ型不純
物例えばＰ、AS、Sbなどを導入して1019〜
1021atm／c.c.程度の高濃度Ｎ型埋込み層３を形成
する。つづいて第１図の場合と同様に該面上にド
レイン領域として機能するN-領域を気相成長法
で堆積させる。
第３図の場合には、第１図の場合と同様にして
N+型埋込み島領域を形成し、次に、第一の気相
成長層５を形成する。
N+型埋込み島領域を形成し、次に、第一の気相
成長層５を形成する。
この第一の気相成長層は、Ｎ型不純物を含有
し、濃度1015〜1018atm／c.c.で厚さは5μｍ〜20μｍ
とする。続いてドレイン領域として機能するN-
領域２を気相成長法により堆積させる。この構造
の場合N-領域２の厚さは、第一の気相成長層５
の存在により第１図の場合よりも薄くする事がで
きる。例えば耐圧500Vの場合にN-領域２は不純
物濃度１〜２×1014atm／c.c.で厚さは、35〜45μ
ｍで十分となる。
し、濃度1015〜1018atm／c.c.で厚さは5μｍ〜20μｍ
とする。続いてドレイン領域として機能するN-
領域２を気相成長法により堆積させる。この構造
の場合N-領域２の厚さは、第一の気相成長層５
の存在により第１図の場合よりも薄くする事がで
きる。例えば耐圧500Vの場合にN-領域２は不純
物濃度１〜２×1014atm／c.c.で厚さは、35〜45μ
ｍで十分となる。
第１図乃至第３図のいずれの場合も上述の工程
によりドレイン領域として機能するN-領域２、
部分的な高濃度N+領域３が形成され、しかも、
このN+領域３は後述するように前記ドレイン領
域２に形成するＰ−ボデイ領域４に対向させて形
成されている。
によりドレイン領域として機能するN-領域２、
部分的な高濃度N+領域３が形成され、しかも、
このN+領域３は後述するように前記ドレイン領
域２に形成するＰ−ボデイ領域４に対向させて形
成されている。
これ等のＮ導電型領域は今後下記のように記載
する。
する。
ドレイン領域として機能する領域は「ある導電
型を示す半導体層２」、前記N+領域は「ある導電
型を示し前記半導体層より高不純物濃度をもつ第
２領域」、前記領域５は「ある導電型を示し前記
半導体層の持つ不純物濃度より高く、前記第２領
域のそれより低い不純物濃度をもつ第３領域」、
更にアノード領域として機能するP+型シリコン
基板を「反対導電型を示す半導体層」と記載す
る。
型を示す半導体層２」、前記N+領域は「ある導電
型を示し前記半導体層より高不純物濃度をもつ第
２領域」、前記領域５は「ある導電型を示し前記
半導体層の持つ不純物濃度より高く、前記第２領
域のそれより低い不純物濃度をもつ第３領域」、
更にアノード領域として機能するP+型シリコン
基板を「反対導電型を示す半導体層」と記載す
る。
これまでは、気相成長法を利用した実施例であ
るが、前記ある導電型を示す半導体層２として、
低比抵抗でかつ厚い領域を必要とする場合には前
述のやゝ繁雑な気相成長法による制御性低下を防
止するために前記接合記述を採用する。第４図に
示すように厚い領域を必要とする例について説明
する。
るが、前記ある導電型を示す半導体層２として、
低比抵抗でかつ厚い領域を必要とする場合には前
述のやゝ繁雑な気相成長法による制御性低下を防
止するために前記接合記述を採用する。第４図に
示すように厚い領域を必要とする例について説明
する。
ある導電型を示す半導体層２に前述のように選
択的にある導電型を示す半導体層より高不純物濃
度をもつ第２領域３を形成し、更に反対導電型を
示す半導体層１を用意してその一面と前記第２領
域３を形成した面とを鏡面研磨して表面粗500Å
以下におく。その表面状態によつてはH2O2＋
H2SO4→HF→稀HFによる前処理行程を引続い
て行つて、脱脂ならびにシリコンウエハー表面に
被着するステインフイルムを除去する。次いで、
この両シリコン鏡面を清浄な水で約数分間水洗
し、室温でスピンナ処理のような脱水処理を実施
する。この処理工程では前記鏡面に吸着している
と想定される過剰な水分を除去するもので、吸着
水分が殆んど揮散する100℃以上の加熱乾燥は避
ける。これらの処理を経た両鏡面を例えばクラス
１以上の清浄な雰囲気に設置して、前記鏡面間に
異物が実質的に介在しない状態で相互を密着して
一体化する。この一体化した複合半導体基板を
200℃以上好ましくは1000℃〜1200℃で加熱処理
することによつて複合強度を増すことができる。
択的にある導電型を示す半導体層より高不純物濃
度をもつ第２領域３を形成し、更に反対導電型を
示す半導体層１を用意してその一面と前記第２領
域３を形成した面とを鏡面研磨して表面粗500Å
以下におく。その表面状態によつてはH2O2＋
H2SO4→HF→稀HFによる前処理行程を引続い
て行つて、脱脂ならびにシリコンウエハー表面に
被着するステインフイルムを除去する。次いで、
この両シリコン鏡面を清浄な水で約数分間水洗
し、室温でスピンナ処理のような脱水処理を実施
する。この処理工程では前記鏡面に吸着している
と想定される過剰な水分を除去するもので、吸着
水分が殆んど揮散する100℃以上の加熱乾燥は避
ける。これらの処理を経た両鏡面を例えばクラス
１以上の清浄な雰囲気に設置して、前記鏡面間に
異物が実質的に介在しない状態で相互を密着して
一体化する。この一体化した複合半導体基板を
200℃以上好ましくは1000℃〜1200℃で加熱処理
することによつて複合強度を増すことができる。
このようにして得られた複合半導体基板では必
要に応じてある導電型を示す半導体層２の厚さを
機械的切削手法等によつて調整する。
要に応じてある導電型を示す半導体層２の厚さを
機械的切削手法等によつて調整する。
次いで、前記VD MOS FETと同様な工程に
よりゲート層ならびにソース領域を形成、第１図
〜第４図の断面構造が得られる。
よりゲート層ならびにソース領域を形成、第１図
〜第４図の断面構造が得られる。
ある導電型を示す半導体層２の表面部分には反
対導電型の不純物Ｂを1016atm／c.c.程度導入して
複数の反対導電型を示す領域４…を設け、この領
域内にはAs等を約1020atm／c.c.導入してある導電
型を示す領域６…を形成する。この反対導電型領
域４…は前記「発明の背景技術」欄で「Ｐ−ボデ
イ領域」と記載した。この反対導電型を示す領域
４…及びある導電型を示す領域６…はその端部を
前記ある導電型を示す半導体層２の表面に露出す
るいわゆるプレーナ構造である。この反対導電型
を示す領域４間のある導電型を示す半導体層２表
面部分上には絶縁物層７を設ける。この結果、あ
る導電型を示す領域６，６端を跨ぎ、更に隣り合
う前記反対導電型を示す領域４，４端をも被覆保
護する結果となる。前記絶縁物層７にはゲート８
として機能する多結晶シリコン層を埋設するが、
実際の工程としては予め形成した絶縁物層に多結
晶シリコン層を堆積、パターニング後新たに絶縁
物層を堆積すること手法によつて得られる。次に
前記反対導電型を示す半導体層に前記ある導電型
を示す領域６及び反対導電型を示す領域４に、更
に前記ゲート層８に導電物質を堆積して陽極電極
９、ソース電極１０及びゲート電極１１を形成し
て伝導度変調型MOS FETを完成する。
対導電型の不純物Ｂを1016atm／c.c.程度導入して
複数の反対導電型を示す領域４…を設け、この領
域内にはAs等を約1020atm／c.c.導入してある導電
型を示す領域６…を形成する。この反対導電型領
域４…は前記「発明の背景技術」欄で「Ｐ−ボデ
イ領域」と記載した。この反対導電型を示す領域
４…及びある導電型を示す領域６…はその端部を
前記ある導電型を示す半導体層２の表面に露出す
るいわゆるプレーナ構造である。この反対導電型
を示す領域４間のある導電型を示す半導体層２表
面部分上には絶縁物層７を設ける。この結果、あ
る導電型を示す領域６，６端を跨ぎ、更に隣り合
う前記反対導電型を示す領域４，４端をも被覆保
護する結果となる。前記絶縁物層７にはゲート８
として機能する多結晶シリコン層を埋設するが、
実際の工程としては予め形成した絶縁物層に多結
晶シリコン層を堆積、パターニング後新たに絶縁
物層を堆積すること手法によつて得られる。次に
前記反対導電型を示す半導体層に前記ある導電型
を示す領域６及び反対導電型を示す領域４に、更
に前記ゲート層８に導電物質を堆積して陽極電極
９、ソース電極１０及びゲート電極１１を形成し
て伝導度変調型MOS FETを完成する。
本発明では前述のようにある導電型を示し、
「ある導電型を示す半導体層２」より高不純物濃
度を持つ第２領域をいわゆるＰ−ボデイー間に対
向する部分には形成していない。従つて、反対導
電型を示す半導体層１より発生するホールが効率
を損わずにソース領域方向に注入されるので、ド
レイン領域中で起る伝導度変調を充分に受けるこ
とが出来、従つてオン抵抗を下げずにターンオフ
速度を従来例として示した第２図の伝導度変調型
素子より向上した。
「ある導電型を示す半導体層２」より高不純物濃
度を持つ第２領域をいわゆるＰ−ボデイー間に対
向する部分には形成していない。従つて、反対導
電型を示す半導体層１より発生するホールが効率
を損わずにソース領域方向に注入されるので、ド
レイン領域中で起る伝導度変調を充分に受けるこ
とが出来、従つてオン抵抗を下げずにターンオフ
速度を従来例として示した第２図の伝導度変調型
素子より向上した。
換言するならば、たとえ第２図のそれとホール
の総注入量が同じでも、伝導度変調に寄与するホ
ール注入量を増大して、低オン抵抗を維持した上
でターンオフ速度の改善を達成した。
の総注入量が同じでも、伝導度変調に寄与するホ
ール注入量を増大して、低オン抵抗を維持した上
でターンオフ速度の改善を達成した。
第１図乃至第４図は本発明に係る実施例を示す
断面図、第５図〜第６図は従来の伝導度変調型
MOS FETの断面図である。 ２：ある導電型を示す半導体層、８：ゲート
層、４：反対導電型を示す領域、３：ある導電型
を示す半導体層より高不純濃度をもつ第２領域、
６：ある導電型を示す領域、７：絶縁物層、１：
反対導電型を示す半導体層。
断面図、第５図〜第６図は従来の伝導度変調型
MOS FETの断面図である。 ２：ある導電型を示す半導体層、８：ゲート
層、４：反対導電型を示す領域、３：ある導電型
を示す半導体層より高不純濃度をもつ第２領域、
６：ある導電型を示す領域、７：絶縁物層、１：
反対導電型を示す半導体層。
Claims (1)
- １ ある導電型を示す半導体層と、この半導体層
の表面部分に端部を露出する複数の反対導電型を
示す領域と、この各反対導電型を示す領域に端部
を露出するある導電型を示す領域と、前記複数の
ある導電型を示す領域の中互いに近接する一対の
ある導電型を示す領域に跨がりかつ前記ある導電
型を示す領域の表面に隣接する絶縁物層と、この
絶縁物層に埋設するゲート層と、前記ある導電型
を示す半導体層に連続し、前記反対導電型を示す
領域の下面の投影する部分にほぼ全域にわたつて
位置するある導電型を示しより高不純物濃度を持
つ第２領域と、この第２領域及び前記ある導電型
を示す半導体層に連続する反対導電型を示す半導
体層とを具備することを特徴とする伝導度変調型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056018A JPS61216363A (ja) | 1985-03-22 | 1985-03-22 | 伝導度変調型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056018A JPS61216363A (ja) | 1985-03-22 | 1985-03-22 | 伝導度変調型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216363A JPS61216363A (ja) | 1986-09-26 |
| JPH0578949B2 true JPH0578949B2 (ja) | 1993-10-29 |
Family
ID=13015320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056018A Granted JPS61216363A (ja) | 1985-03-22 | 1985-03-22 | 伝導度変調型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216363A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123166B2 (ja) * | 1986-11-17 | 1995-12-25 | 日産自動車株式会社 | 電導度変調形ｍｏｓｆｅｔ |
| JPS63254762A (ja) * | 1987-04-13 | 1988-10-21 | Nissan Motor Co Ltd | Ｃｍｏｓ半導体装置 |
| JPS6445173A (en) * | 1987-08-13 | 1989-02-17 | Fuji Electric Co Ltd | Conductive modulation type mosfet |
| JPS6490561A (en) * | 1987-09-30 | 1989-04-07 | Mitsubishi Electric Corp | Semiconductor device |
| JP2526653B2 (ja) * | 1989-01-25 | 1996-08-21 | 富士電機株式会社 | 伝導度変調型ｍｏｓｆｅｔ |
| DE69034136T2 (de) * | 1989-08-31 | 2005-01-20 | Denso Corp., Kariya | Bipolarer transistor mit isolierter steuerelektrode |
| JPH04291767A (ja) * | 1991-03-20 | 1992-10-15 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| JPH05347413A (ja) * | 1992-06-12 | 1993-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JP3081739B2 (ja) * | 1992-10-20 | 2000-08-28 | 三菱電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
| US5981981A (en) * | 1993-10-13 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a bipolar structure |
| EP0665597A1 (en) * | 1994-01-27 | 1995-08-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | IGBT and manufacturing process therefore |
| JP6667798B2 (ja) * | 2016-01-29 | 2020-03-18 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE53895B1 (en) * | 1981-11-23 | 1989-04-12 | Gen Electric | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device |
-
1985
- 1985-03-22 JP JP60056018A patent/JPS61216363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216363A (ja) | 1986-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |