JPS61217852A

JPS61217852A - チヤネル処理方式

Info

Publication number: JPS61217852A
Application number: JP5981485A
Authority: JP
Inventors: Kenichi Murakami; 賢一村上; Satoshi Sugiura; 聡杉浦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-03-25
Filing date: 1985-03-25
Publication date: 1986-09-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕例えば、中央処理装置（ＣＰＵ）　とのインタフェース
制ｆａｌを司るプロセッサ（Ａ）（１）と、１つ、又は
ｆｆｊｌ＆の入出力インタフェースを制御するプロセッ
サ（Ｃ）（３）と、装置の全体の制御を司るプロセッサ
（Ｂ）（２）とによって、機能分散で処理を行い、プロ
セッサ（Ａ）　（１）とプロセッサ（Ｂ）　（２）　、
及びプロセッサ（Ｂ）（２）とプロセッサ（Ｃ）　（３
）との間に通信レジスタを備えたチャネル処理装置にお
いて、プロセッサ（Δ）（１）とプロセッサ（Ｃ）　（
３）との間に通信レジスタを備えたことにより、チャネ
ル処理能力を向上させるようにしたものである。

〔産業上の利用分野〕

本発明は、複数個のプロセッサで、機能分散で処理を行
うチャネル処理方式に係り、特に該プロセッサ間の情報
伝達方式に関する。

最近の半導体技術の著しい進歩に伴って、マイクロコン
ピュータの性能の向上と共に、経済化が図られてきた結
果、これらのマイクロコンピュータを複数個使用し、所
謂機能分散の形でチャネル処理装置を構成することが行
われている。

その最も基本的な形態は、中央処理装置（ＣＰ［Ｉ）と
のインタフェース制御と、入出力インタフェース制御と
、全体の制御とを、それぞれ専用のプロセッサ（プロセ
ッサ（Ａ）、プロセッサ（Ｂ）、プロセッサ（Ｃ））で
機能分担する方法である。

１記チヤネル処理装置で実行される入出力処理の１つで
ある入出力装置（Ｉ／Ｏ）からの終了報告には、チャネ
ルエンドと、デバイスエンドとがあるが、入出力装置（
Ｉ／Ｏ）側の動作条件に起因して（例えば、入出力装置
（Ｉ／Ｏ）が起動されてから、実際に動作が終了する迄
には時間がかかる）、一旦、チャネルエンドを送出して
、チャネルを開放しておき、リクエストインでデバイス
エンド報告を行うことが良く行われる。

この場合、プロセ・ノサ（Ａ）においては、次のコマン
ドの実行を行う為のコマンドチェインを行う時は、プロ
セッサ（Ｂ）と、プロセッサ（Ｃ）とを起動する必要が
あるが、プロセッサ（Ｃ）に対しては、単に入出力イン
タフェースのタグ線の１つであるコマンドチェイン指示
線を付勢するだけで良いので、プロセッサ（Ａ）９プロ
セツサ（Ｂ）　＝＝＝＞プロセッサ（Ｃ）のルートで指
示する必要はないものである。

又、一連の入出力処理が完了している時は、該入出力袋
？ｅ［（Ｉ／Ｏ）に対して終了の指示を行えば良く、プ
ロセッサ（Ｂ）を経由して指示する必要はない。

更に、入出力装置（Ｉ／Ｏ）からの上記終了報告があっ
た時、若しプロセッサ（Ａ）において、他のチャネルに
対する処理を行っている場合には、該処理が終了する迄
、該入出力装置（Ｉ／Ｏ）に対して待ち合わせの指示を
行えば良く、プロセッサ（Ｂ）を経由して指示する必要
はない。

又、中央処理装置（ＣＰＵ）が入出力装置（Ｉ／Ｏ）に
対してＩ）セット命令を発行した場合にも、該リセット
（指示は、プロセッサ（Ｂ）を経由する必要のない処理
である。

このように、チャネル処理装置を、複数個のプロセッサ
で機能分担している場合、該チャネル処理装置で実行さ
れる入出力処理は、その処理形態によって、例えばプロ
セッサ（Ａ）　＝６プロセツサ（Ｂ）→プロセッサ（Ｃ
）の順序で処理する必要があるものと、上記のように、
プロセッサ（Ａ）　＝Ｏプロセッサ（Ｃ）で良いものが
あることから、無駄のない処理方式が要求される。

〔従来の技術〕

第３図は、複数個、例えば３個のプロセッサ（Ａ。

Ｂ、Ｃ）で機能分担しているチャネル処理装置において
、従来の情報伝達方式をブロック図で示したものである
。

本図におきて、プロセッサ（八）１は中央処理装置（Ｃ
Ｐｔｌ）とのインタフェース処理を、プロセッサ（Ｃ）
３は入出力インタフェース処理を、プロセッサ（Ｂ）２
は全体を制御、例えば、データ転送、コマンドフェッチ
（有無の判定を含む）、チャネルステータスの編集、保
持等を行うように機能分担している場合を示している。

このようなチャネル処理装置において、プロセッサ（Ａ
）■からプロセッサ（８）　２．及びプロセッサ（Ｃ）
３に情報を伝える場合には、デコーダ（ＤＥＣ）１１で
デコードした情報を、通信レジスタａ　１２を用いてプ
ロセッサ（Ｂ）２に伝え、プロセッサ（Ｂ）２は通信レ
ジスタｂ　２３を用いて、プロセνす（Ｃ）３に伝えて
いた。

〔発明が解決しようとする問題点〕

従って、従来方式においては、プロセッサ（八）１から
直接プロセッサ（Ｃ）３に情報を伝える場合においても
、プロセッサ（Ｂ）２を経由していた為、プロセッサ（
Ｃ）３においては、プロセッサ（Ｂ）２での情報処理時
間を待つ必要があった。

又、プロセッサ（Ｂ）２においては、通信レジスタａ　
１２から受信した情報をプロセッサ（Ｃ）３に伝える必
要があるかどうかを判断し、通信レジスタｂ　２３に該
情報をセットする為の処理ステップを必要とする問題が
あった。

本発明は上記従来の欠点に鑑み、プロセッサ（Ａ）１か
ら直接プロセッサ（Ｃ）３に伝達すれば良い情報につい
ては、プロセッサ（Ｂ）２を経由しない方法を提供する
ことを目的とするものである。

〔問題点を解決する為の手段〕

第１図は本発明の情報伝達手段の原理を示したもので、
プロセッサ（Ａ）１からの情報をデコーダ（ＤＥＣ）　
１１でデコードすることによって、処理すべき事象が決
まることに着目し、該デコーダ（ＤＥＣ）１１の出力に
よって伝達先、例えばプロセッサ（Ｂ）２が、或いはプ
ロセッサ（Ｃ）３を切り分け、プロセッサ（Ｂ）２で処
理すべき情報の場合には、通信レジスタａ　１２を通し
てプロセッサ（Ｂ）２に伝達し、プロセッサ（Ｃ）３で
処理すべき情報の場合には、通信レジスタｃ　１３を通
してプロセッサ（ｃ）３に伝達するように構成されてい
る。

〔作用〕

即ち、本発明によれば、例えば、中央処理装置（ＣＰ［
Ｉ）　とのインタフェース処理を行うプロセッサ（八）
■と、入出力インタフェース処理を行うプロセッサ（Ｃ
）３と、チャネルの全体処理を行うプロセッサ（Ｂ）２
とで機能分担しているチャネル処理装置において、プロ
セッサ（Ａ）１からプロセッサ（Ｂ）　２．及びプロセ
ッサ（ｃ）３に情報を伝える時には、デコーダ（ＤＥＣ
）　１１と通信レジスタａ１２．及び通信レジスタｃ　
１３を用いて、それぞれに直接伝達できるようにしたも
のであるので、プロセッサ（Ｃ）３での待ち時間の短縮
と、プロセッサ（Ｂ）２での処理ステップを削減し、当
該チャネル処理装置の処理能力を向上させることができ
る効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示したもので
、第３図と同じ符号は同じ対象物を示しており、通信レ
ジスタｃ　１３が本発明を実施するのに必要な機能ブロ
ックである。

チャネル処理の中で、特に入出力インタフェースよりデ
バイス終了報告処理要求があった時の動作を例にして、
本発明を実施した時のプロセッサ間の情報伝達動作を説
明する。

一般に、入出力装置（Ｉ／Ｏ）より終了ステータスの報
告処理要求があった時、プロセッサ（Ａ）１においては
次のような処理を実行しなければならない。即ち、（１）一連の入出力処理が完了している場合には、プロ
セッサ（Ｃ）３が受は取ったデバイスステータスを通信
レジスタｂ　２３を介してプロセッサ（Ｂ）２に送出し
、プロセッサ（Ｂ）２に対してチャネルステータス、デ
バイスステータスを編集して中央処理装置（ＣＰＵ）に
終了割り込みを行う事を指示するように、プロセッサ（
Ｃ）３に通知する必要がある。

（２）　　コマンドチェインがある場合には、該コマン
ドチェインが有ることを、入出力インタフェースのコマ
ンドチェイン指示線を付勢することにより、入出力装置
（Ｉ／Ｏ）に通知する必要がある。又、プロセッサ（Ｂ
）２に対しては、該チェインコマンドの受信を指示する
必要がある。

（３）プロセッサ（Ａ）１において、他のチャネルから
の処理を実行している場合には、該処理が終了する迄、
当該終了報告処理は、入出力ｇＭ（Ｉ／Ｏ）側において
待ってもらう為の指示が必要となる。

上記の指示は、中央処理装置（ＣＰＵ）に対するインタ
フェースの制御を行うプロセッサ（Ａ）　１が指示する
が、従来方式においては、何れのケースにおいても、プ
ロセッサ（Ａ）　１　＝＝＞プロセッサ（Ｂ）２９プロ
セツサ（Ｃ）３の順序で、情報を伝達していたが、本発
明においては、以下の方法で必要な情報が伝達される。

（１）のケースニ一連の入出力処理は完了しているので
、中央処理装置（ＣＰＵ）に対する終了割り込みを行え
ば良く、プロセッサ（Ｂ）　２．及びプロセッサ（Ｃ）
３で用意されているステータスバイトを要求する為の通
知をプロセ、す（Ｃ）３に対してのみ行う。

（２）のケース：コマンドチェインがある場合の処理で
あるので、プロセッサ（Ｂ）２に対しては、該チェイン
コマンドを受は取る必要があることの通知を行い、プロ
セッサ（Ｃ）３に対しては、該コマンドチェインのある
事、及びプロセッサ（Ｂ）２から当該チェインコマンド
を受は取る必要があることの通知を行う。

（３）のケース二人出力装置（１１０）に対する待ち合
わせ通知であるので、プロセッサ（Ｃ）３に対してのみ
行う。

このように、本発明においては、プロセッサ（Ａ）１か
らプロセッサ（Ｃ）３に直接情報を伝達する場合、プロ
セッサ（Ｂ）２を経由させる必要がないと云う特徴があ
る。

尚、本実施例においては、チャネル処理装置を、中央処
理装置（ＣＰＵ）に対するインタフェース制御を行うプ
ロセッサ（Ａ）■と、入出力インタフェース制御を行う
プロセッサ（Ｃ）３と、チャネル処理全体を統括するプ
ロセッサ（Ｂ）２とで機能分担する例で説明したが、該
機能分担はあく迄も一例であって、本発明は複数個のプ
ロセッサに分割して、機能分担するチャネル装置に適用
できることは云う迄もないことである。

又、上記入出力インタフェースに対する制御を行うプロ
セッサ（Ｃ）３には、入出力インタフェースが１個の例
で説明したが、一般には、複数個の入出力インタフェー
スを接続し、該複数個の入出力インタフェースを時分割
で選択して、入出力インタフェースの制御を行うように
しても、本発明の主旨を妨げるものでないことは明らか
である。

〔発明の効果〕

以上、詳細に説明したように、本発明のチャネル処理方
式は、例えば、中央処理装置（ＣＰｔｌ）とのインタフ
ェース処理を行うプロセッサ（Ａ）１　と、入出力イン
タフェース処理を行うプロセッサ（Ｃ）３と、チャネル
の全体処理を行うプロセッサ（Ｂ）２とで機能分担して
いるチャネル処理装置においζ、プロセッサ（Ａ）１か
らプロセッサ（Ｂ）　２．及びプロセッサ（Ｃ）３に情
報を伝える時には、デコーダ（ＤＥＣ）　１１と通信レ
ジスタａ　１２＋及び通信レジスタｃ　１３を用いて、
それぞれに直接伝達できるようにしたものであるので、
プロセッサ（Ｃ）３での待ち時間の短縮と、プロセッサ
（Ｂ）２での処理ステップを削減し、当該チャネル処理
装置の処理能力を向上させることができる効果がある。

【図面の簡単な説明】

第１図は本発明の情報伝達の原理ブロック図。第２図は本発明の一実施例をブロック図で示した図。第３図は従来の情報伝達方式をブロック図で示した図。である。図面において、１はプロセッサ（Ａ）、　　　２はプロセッサ（Ｂ）。３はプロセッサ（Ｃ）、　　　１１はデコーダ（ＤＥＣ
）　。１２は通信レジスタａ、２３は通信レジスタｂ。１３は通信レジスタＣ５をそれぞれ示す。

Claims

【特許請求の範囲】入出力装置（Ｉ／Ｏ）と主記憶装置（ＭＳＵ）との間の
入出力処理を制御するチャネル処理装置であって、少な
くとも、中央処理装置（ＣＰＵ）とのインタフェースを
制御する第１のプロセッサ（Ａ）（１）と、他の処理を
機能分担した第２、第３のプロセッサ（Ｂ、Ｃ）と、上記第１のプロセッサ（Ａ）（１）と第２のプロセッサ
（Ｂ）との間で情報の授受を行う通信レジスタａ（１２
）と、第２、第３のプロセッサ（Ｂ、Ｃ）間で情報の授受を行
う通信レジスタｂ（２３）と、第１のプロセッサ（Ａ）（１）が第２、第３のプロセッ
サ（Ｂ、Ｃ）に送出する情報をデコードするデコーダ（
ＤＥＣ）（１１）とを備えたチャネル処理装置において
、上記デコーダ（ＤＥＣ）（１１）でのデコード結果によ
って、第３のプロセッサ（Ｃ）に送出する必要がある情
報を保持する通信レジスタｃ（１３）を設けたことを特
徴とするチャネル処理方式。