JPS61220071A - 並列演算処理装置 - Google Patents
並列演算処理装置Info
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- JPS61220071A JPS61220071A JP6247385A JP6247385A JPS61220071A JP S61220071 A JPS61220071 A JP S61220071A JP 6247385 A JP6247385 A JP 6247385A JP 6247385 A JP6247385 A JP 6247385A JP S61220071 A JPS61220071 A JP S61220071A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computing Systems (AREA)
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- Advance Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はそれぞれ独立して各処理を実行する複数の演
算器によって構成される並列演算処理装置に関するもの
である。
算器によって構成される並列演算処理装置に関するもの
である。
従来この種の装置としては特公昭５Ｂ−３５２９４号公
報又は日経エレクトロニクス「最大性能が６３０ ＭＦ
ＬＱＰＳでＩＧバイトの半導体拡張記憶が付くス−パコ
ンピュータＨＩＴＡＣ！８−８１０ Ｊ （日経マグロ
ウ゛ ヒル社、 １９８３年４月１１日号発行、 Ｐ１
５９〜Ｐ１Ｂ４）に開示されたものがあシ、その従来の
並列演算処理装置を第１図に示す。第１図において、（
１）は主記憶メモＩＪ 、１２）はｎ個の演算の並列処
理が可能な並列処理演算器、（３）はスカラー・レジス
タ、（４）は４個のベクトルを格納できるデータ入力ベ
クトル・レジスタであ！り、（５）は１個のベクトルを
格納できる演算結果出力ベクトル・レジスタ、（６ａ）
、（６ｂ）は主記憶メモリ（１）と入力ベクトル・レジ
スタ（４）間のロード・パスでベクトル・データの主記
憶からの読み出しがパイプライン動作で行なわれる。（
７）は出力ベクトル・レジスタ（５）と主記憶メモリ（
１）間のストア・パスでベクトル・データの主記憶への
書き込みがパイプライン動作で行なわれる。（８）はロ
ード・パス（６ａ）、（６ｂ） 、ストア・パス（７）
とスカラー・レジスタ（３）や入力ベクトル・レジスタ
（４）、出力ベクトル・レジスタ（５）のデータ転送の
切シ換えを行う転送用スイッチング回路、（９）はスカ
ラー・レジスタ（３）、入力ベクトル・レジスタ（４）
、出力ベクトル・レジスタ（５）と並列処理演算器（２
）のデータ転送の切夛換えを行う演算用スイッチング回
路である。尚、（２ａ）、（２ｂ）、・・・（２ｎ）は
並列処理演算器（２）を構成するもので、各々は論理演
算、加減算、積和演算などを行う演算器である。
報又は日経エレクトロニクス「最大性能が６３０ ＭＦ
ＬＱＰＳでＩＧバイトの半導体拡張記憶が付くス−パコ
ンピュータＨＩＴＡＣ！８−８１０ Ｊ （日経マグロ
ウ゛ ヒル社、 １９８３年４月１１日号発行、 Ｐ１
５９〜Ｐ１Ｂ４）に開示されたものがあシ、その従来の
並列演算処理装置を第１図に示す。第１図において、（
１）は主記憶メモＩＪ 、１２）はｎ個の演算の並列処
理が可能な並列処理演算器、（３）はスカラー・レジス
タ、（４）は４個のベクトルを格納できるデータ入力ベ
クトル・レジスタであ！り、（５）は１個のベクトルを
格納できる演算結果出力ベクトル・レジスタ、（６ａ）
、（６ｂ）は主記憶メモリ（１）と入力ベクトル・レジ
スタ（４）間のロード・パスでベクトル・データの主記
憶からの読み出しがパイプライン動作で行なわれる。（
７）は出力ベクトル・レジスタ（５）と主記憶メモリ（
１）間のストア・パスでベクトル・データの主記憶への
書き込みがパイプライン動作で行なわれる。（８）はロ
ード・パス（６ａ）、（６ｂ） 、ストア・パス（７）
とスカラー・レジスタ（３）や入力ベクトル・レジスタ
（４）、出力ベクトル・レジスタ（５）のデータ転送の
切シ換えを行う転送用スイッチング回路、（９）はスカ
ラー・レジスタ（３）、入力ベクトル・レジスタ（４）
、出力ベクトル・レジスタ（５）と並列処理演算器（２
）のデータ転送の切夛換えを行う演算用スイッチング回
路である。尚、（２ａ）、（２ｂ）、・・・（２ｎ）は
並列処理演算器（２）を構成するもので、各々は論理演
算、加減算、積和演算などを行う演算器である。
次Ｋｇ１図の動作について説明する。主記憶メモ１月１
）に記憶されているスカラーおよびベクトル・データは
ロード・パス（６ａ）、（ａｂ）および転送用スイッチ
ング回路（８）によって転送先を制御され、スカラー・
レジスタ（３）、入力ベクトル・レジスタ（４）に格納
される０ここで、２つのロード・パス（６ａ）、（６′
ｂ）は主記憶メモリ（１）と入力ベクトル・レジスタ（
４）の転送スループットを高める為に設けられている。
）に記憶されているスカラーおよびベクトル・データは
ロード・パス（６ａ）、（ａｂ）および転送用スイッチ
ング回路（８）によって転送先を制御され、スカラー・
レジスタ（３）、入力ベクトル・レジスタ（４）に格納
される０ここで、２つのロード・パス（６ａ）、（６′
ｂ）は主記憶メモリ（１）と入力ベクトル・レジスタ（
４）の転送スループットを高める為に設けられている。
スカラー・レジスタ（３）および入力ベクトル・レジス
タ（４）に格納されたデータは演算用スイッチング回路
（９）Ｋよって演算器（ｚａ）、（ｚｂＬ−（ｚｎ）の
処理の割シ当てが行われ、並列演算処理装置（２）によ
って演算が行なわれる０並列演算処理装置（２）から出
力された演算結果は、演算用スイッチング回路（９）を
経て出力ベクトル・レジスタ（５）に格納される０この
とき演算用スイッチング回路（９）は格納先の出力ベク
トル・レジスタ（５）を指定する。出力ベクトル・レジ
スタ（５）に格納されたベクトル・データは、転送用ス
イッチング回路（８）とストア・パス（７）を経て主記
憶メモリ（１）に記憶される０このとき転送用スイッチ
ング回路（８）は出力ベクトル・レジスタ（５）の選択
を行い、ストア・パス（７）ハロード・パス（６ａ）、
（６ｂ）と同じく、主記憶メモリ（１）と出力ベクトル
・レジスタ（５）の転送スループットを高めている０従
来のシステム構成では、並列演算処理装置（２）の各演
算器（２ａ）、（２’ｂ）、・・・（２ｎ）での処理ス
ピードの異なる演算に対しては、特別なソフトウェア処
理が必要であり、演算用スイッチング回路（９）の制御
′Ｉ５！複雑になり、データのスループットの効率が落
ちるという欠点があった。
タ（４）に格納されたデータは演算用スイッチング回路
（９）Ｋよって演算器（ｚａ）、（ｚｂＬ−（ｚｎ）の
処理の割シ当てが行われ、並列演算処理装置（２）によ
って演算が行なわれる０並列演算処理装置（２）から出
力された演算結果は、演算用スイッチング回路（９）を
経て出力ベクトル・レジスタ（５）に格納される０この
とき演算用スイッチング回路（９）は格納先の出力ベク
トル・レジスタ（５）を指定する。出力ベクトル・レジ
スタ（５）に格納されたベクトル・データは、転送用ス
イッチング回路（８）とストア・パス（７）を経て主記
憶メモリ（１）に記憶される０このとき転送用スイッチ
ング回路（８）は出力ベクトル・レジスタ（５）の選択
を行い、ストア・パス（７）ハロード・パス（６ａ）、
（６ｂ）と同じく、主記憶メモリ（１）と出力ベクトル
・レジスタ（５）の転送スループットを高めている０従
来のシステム構成では、並列演算処理装置（２）の各演
算器（２ａ）、（２’ｂ）、・・・（２ｎ）での処理ス
ピードの異なる演算に対しては、特別なソフトウェア処
理が必要であり、演算用スイッチング回路（９）の制御
′Ｉ５！複雑になり、データのスループットの効率が落
ちるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、各演算器にラベルを付し、処理の
開始された演算器のラベルをファーストイン・ファース
トアウトに格納し、このファーストインｅファーストア
ウトの出力と処理の終わった演算器のラベルを比較し、
一致したものから演算結果を出力することにより、処理
スピードの異なる並列処理におけるデータのスループッ
ト効率を落すことなく処理することができ、また、ラベ
ルコントロール装置を設けることによシファーストイン
・ファーストアウトに格納される演算器のラベルの順序
を任意に設定でき、システムの柔軟性を得ることができ
る並列演算処理装置を提供するものである。
めになされたもので、各演算器にラベルを付し、処理の
開始された演算器のラベルをファーストイン・ファース
トアウトに格納し、このファーストインｅファーストア
ウトの出力と処理の終わった演算器のラベルを比較し、
一致したものから演算結果を出力することにより、処理
スピードの異なる並列処理におけるデータのスループッ
ト効率を落すことなく処理することができ、また、ラベ
ルコントロール装置を設けることによシファーストイン
・ファーストアウトに格納される演算器のラベルの順序
を任意に設定でき、システムの柔軟性を得ることができ
る並列演算処理装置を提供するものである。
以下、この発明の一実施例を第２図で説明する。
ｌＥＺ図において、（２）〜（５）は上述した従来装置
の構成と同様であるｏ （１０ａ）、（１０ｂ）、”（
ｌｉｏｎ）は演算器（２ａ）、（２ｂ）、・・・（２ｎ
）の区別をする為のラベルを発生するラベル発生装置、
（ロ）はこのラベル発生装置（１０ａ）、（ｌｏｂ）、
・・・（Ｉｏｎ）で設定されたラベルを格納するファー
ストイン・ファーストアウト、（１２ａ）、（１２′ｂ
）、−・−（１２ｍ）はラベル発生装置（１０ａ）ｅ（
１０ｂ）＊”’（Ｉｏｎ ）で設定されるラベルとファ
ーストイン・フアースドアウド（ロ）から出力されるラ
ベルとの一致検出を行うラベル比較器、（至）はシステ
ム・バス、α尋はスカラー・レジスタ（３）、入力ベク
トル・レジスタ（４）から並列演算処理器（２）へデー
タを転送する入力データ・バス、（ト）は並列演算処理
器（２）から出力ベクトル・レジスタ（５）へデータを
転送する出力データ・バス、αＱはラベル発生器Ｗ （
１ｏａ ） 、（ｘｏｂ） 。
の構成と同様であるｏ （１０ａ）、（１０ｂ）、”（
ｌｉｏｎ）は演算器（２ａ）、（２ｂ）、・・・（２ｎ
）の区別をする為のラベルを発生するラベル発生装置、
（ロ）はこのラベル発生装置（１０ａ）、（ｌｏｂ）、
・・・（Ｉｏｎ）で設定されたラベルを格納するファー
ストイン・ファーストアウト、（１２ａ）、（１２′ｂ
）、−・−（１２ｍ）はラベル発生装置（１０ａ）ｅ（
１０ｂ）＊”’（Ｉｏｎ ）で設定されるラベルとファ
ーストイン・フアースドアウド（ロ）から出力されるラ
ベルとの一致検出を行うラベル比較器、（至）はシステ
ム・バス、α尋はスカラー・レジスタ（３）、入力ベク
トル・レジスタ（４）から並列演算処理器（２）へデー
タを転送する入力データ・バス、（ト）は並列演算処理
器（２）から出力ベクトル・レジスタ（５）へデータを
転送する出力データ・バス、αＱはラベル発生器Ｗ （
１ｏａ ） 、（ｘｏｂ） 。
・・・（Ｉｏｎ）Ｋ対してラベル発生を制御するラベル
発生信号、α力はラベル比較器（１２ａ） 、 （１ｇ
ｂ） 、−（ｘ２ｎ）から演算器（２ａ）、（２ｂ）、
・・・（２ｎ） Ｉｃ対して出力を制御するラベル一致
信号である０ 発明の一実施例である第２図を用いてその動作を説明す
る。スカラー・レジスタ（３）および入力ベクトル・レ
ジスタ（４）にデータが格納されるまでと、出力ベクト
ルｅレジスタ（５）からデータが転送されるまでは、従
来技術と同じ動作であるので説明を省略する。スカラー
・レジスタ（３）および入力ベクトル・レジスタ（４）
に格納されたデータを処理する為にある演算器、例えば
演算器（２ａ）にデータが転送されると、演算器（２ａ
）からラベル発生装置（ｌｏａ）にラベル発生信号（１
６ａ）が送られ、ラベル発生装置（１０ａ）で発生され
たラベルａがファーストイン・ファーストアウトα綽１
納される０この入力ベクトル轡レジスタ（４）から各演
算器（２ａ） 、 （２ｂ ） 、 ・−（２ｎ）へデ
ータが転送される一連の操作が次々に行なわれた結果、
ファーストインφファーストアウト（ロ）には処理が開
始された演算器の順序が記憶され、ファーストイン・フ
ァーストアウト（財）からは、最初に処理を開始した演
算器のラベルが出力きれる０いま、ファーストイン・フ
ァーストアウト（ロ）にａ。
発生信号、α力はラベル比較器（１２ａ） 、 （１ｇ
ｂ） 、−（ｘ２ｎ）から演算器（２ａ）、（２ｂ）、
・・・（２ｎ） Ｉｃ対して出力を制御するラベル一致
信号である０ 発明の一実施例である第２図を用いてその動作を説明す
る。スカラー・レジスタ（３）および入力ベクトル・レ
ジスタ（４）にデータが格納されるまでと、出力ベクト
ルｅレジスタ（５）からデータが転送されるまでは、従
来技術と同じ動作であるので説明を省略する。スカラー
・レジスタ（３）および入力ベクトル・レジスタ（４）
に格納されたデータを処理する為にある演算器、例えば
演算器（２ａ）にデータが転送されると、演算器（２ａ
）からラベル発生装置（ｌｏａ）にラベル発生信号（１
６ａ）が送られ、ラベル発生装置（１０ａ）で発生され
たラベルａがファーストイン・ファーストアウトα綽１
納される０この入力ベクトル轡レジスタ（４）から各演
算器（２ａ） 、 （２ｂ ） 、 ・−（２ｎ）へデ
ータが転送される一連の操作が次々に行なわれた結果、
ファーストインφファーストアウト（ロ）には処理が開
始された演算器の順序が記憶され、ファーストイン・フ
ァーストアウト（財）からは、最初に処理を開始した演
算器のラベルが出力きれる０いま、ファーストイン・フ
ァーストアウト（ロ）にａ。
ｂｌ・・・ｎの頭にラベルが格納されているとする０こ
のときラベルａをもつ演算器（２ａ）以外の演算器（２
ｂ）の処理が終了しても、ファーストイン・ファースト
アウト（１１）の出力ラベルａとラベル発生器（ｌｏｔ
））の出力ラベルｂとは一致しないので、ラベル比較器
（ｘ２ｂ）からラベル一致信号（１７ｂ）は出力されな
い。次に、ラベルａをもつ演算器（２ａ）の処理が終了
すると、ファーストイン・ファーストアラ） Ｃ１ηの
出力ラベルａとラベル発生器（：ＬＯａ）の出力ラベル
ａが一致し、ラベル比較器（１２ａ）から演算器（２ａ
）に対し、ラベル一致信号（１７ａ）が送られ、演算器
（２ａ）で行なわれた演算結果が出力データ・バス（ハ
）を介して、出力ベクトル・レジスタ（５）に出力され
る０演算器（２ａ）の演算結果が出力されると、ファー
ストイン・ファーストアウト（ロ）の出力は、ラベルｂ
となシ、演算器（２ｂ）の演算が終了するまで他の演算
器の出力を禁止する。このようにして演算器で処理が開
始された順序をくずさずに演算結果を出力することによ
り、演算器での処理スピードの異なる並列演算処理、特
にベクトル処理などの出力制御をわずかなハードウェア
を追加するだけで簡単に実行できる０ 以上のように、処理開始順に演算器のラベルがファース
トインΦファーストアウト（ロ）に格納され、その格納
された順番に処理の終了した演算器の演算結果が出力さ
れるように構成されている。
のときラベルａをもつ演算器（２ａ）以外の演算器（２
ｂ）の処理が終了しても、ファーストイン・ファースト
アウト（１１）の出力ラベルａとラベル発生器（ｌｏｔ
））の出力ラベルｂとは一致しないので、ラベル比較器
（ｘ２ｂ）からラベル一致信号（１７ｂ）は出力されな
い。次に、ラベルａをもつ演算器（２ａ）の処理が終了
すると、ファーストイン・ファーストアラ） Ｃ１ηの
出力ラベルａとラベル発生器（：ＬＯａ）の出力ラベル
ａが一致し、ラベル比較器（１２ａ）から演算器（２ａ
）に対し、ラベル一致信号（１７ａ）が送られ、演算器
（２ａ）で行なわれた演算結果が出力データ・バス（ハ
）を介して、出力ベクトル・レジスタ（５）に出力され
る０演算器（２ａ）の演算結果が出力されると、ファー
ストイン・ファーストアウト（ロ）の出力は、ラベルｂ
となシ、演算器（２ｂ）の演算が終了するまで他の演算
器の出力を禁止する。このようにして演算器で処理が開
始された順序をくずさずに演算結果を出力することによ
り、演算器での処理スピードの異なる並列演算処理、特
にベクトル処理などの出力制御をわずかなハードウェア
を追加するだけで簡単に実行できる０ 以上のように、処理開始順に演算器のラベルがファース
トインΦファーストアウト（ロ）に格納され、その格納
された順番に処理の終了した演算器の演算結果が出力さ
れるように構成されている。
また、第３図に示すように、ファーストイン・ファース
トアウト（６）に格納される演算器のラベルの順番を任
意に設定可能なラベルコントロール装置（至）を設ける
ことによシ、ファーストイン・ファーストアウト（ロ）
に格納される演算器のラベルの順番を任意に変更するこ
とができるので、処理の終了した演算器の演算結果の出
力順を任意に変更することができ、システムの柔軟性が
得られる。
トアウト（６）に格納される演算器のラベルの順番を任
意に設定可能なラベルコントロール装置（至）を設ける
ことによシ、ファーストイン・ファーストアウト（ロ）
に格納される演算器のラベルの順番を任意に変更するこ
とができるので、処理の終了した演算器の演算結果の出
力順を任意に変更することができ、システムの柔軟性が
得られる。
以上のように、この発明によれば、ラベル発生装置によ
シ各演算器にそれぞれラベルを付し、処理の開始された
演算器のラベルをファーストイン・ファーストアウトに
格納し、このファーストイン・ファーストアウトの出力
ラベルと処理の終了した演算器のラベルとを比較器によ
り比較し、両ラベルが一致したとき、その演算器の演算
結果を出力させる信号を出力するように構成したので、
処理スピードの異なる並列処理が複雑なソフトウェアを
必要とすることなく、データのスルーブツト効率を落と
さずに処理できる効果がある。
シ各演算器にそれぞれラベルを付し、処理の開始された
演算器のラベルをファーストイン・ファーストアウトに
格納し、このファーストイン・ファーストアウトの出力
ラベルと処理の終了した演算器のラベルとを比較器によ
り比較し、両ラベルが一致したとき、その演算器の演算
結果を出力させる信号を出力するように構成したので、
処理スピードの異なる並列処理が複雑なソフトウェアを
必要とすることなく、データのスルーブツト効率を落と
さずに処理できる効果がある。
また、ラベルコントロール装置を設けたことによシ、フ
ァーストイン命ファーストアウトに格納される演算器の
ラベルの順番を任意に設定可能となシ、システムの柔軟
性が得られる効果がある。
ァーストイン命ファーストアウトに格納される演算器の
ラベルの順番を任意に設定可能となシ、システムの柔軟
性が得られる効果がある。
ｗｃ１図は従来の並列演算処理装置を示すブロック図、
第２図はこの発明の一実施例による並列演算処理装置を
示すブロック図、第３図は別の発明の一実施例による並
列演算処理装置を示すブロック図である。 図において、（２１！Ｌ） 、 （２１）） 、 ・・
（２ｍ）は演算器、（１０ａ）。
第２図はこの発明の一実施例による並列演算処理装置を
示すブロック図、第３図は別の発明の一実施例による並
列演算処理装置を示すブロック図である。 図において、（２１！Ｌ） 、 （２１）） 、 ・・
（２ｍ）は演算器、（１０ａ）。
Claims (3)
- （１）それぞれ独立して各処理を実行する複数の演算器
によつて構成される並列演算処理装置において、上記各
演算器にそれぞれラベルを付すラベル発生装置と、処理
の開始された上記演算器のラベルを格納するファースト
イン・ファーストアウトと、このファーストイン・ファ
ーストアウトの出力ラベルと処理の終つた演算器のラベ
ルとを比較し両ラベルが一致したとき、その演算器に演
算結果を出力させる信号を出力する比較器とを備えたこ
とを特徴とする並列演算処理装置。 - （２）ファーストイン・ファーストアウトは処理の開始
された演算器のラベルを処理開始順に格納することを特
徴とする特許請求の範囲第１項記載の並列演算処理装置
。 - （３）それぞれ独立して各処理を実行する複数の演算器
によつて構成される並列演算処理装置において、上記各
演算器にそれぞれラベルを付すラベル発生装置と、処理
の開始された上記演算器のラベルを格納するファースト
イン・ファーストアウトと、このファーストイン・ファ
ーストアウトの出力ラベルと処理の終つた演算器のラベ
ルとを比較し両ラベルが一致したとき、その演算器に演
算結果を出力させる信号を出力する比較器と、上記ファ
ーストイン・ファーストアウトに格納される上記演算器
のラベルの順序を任意に設定可能なラベルコントロール
装置とを備えたことを特徴とする並列演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062473A JPH0756648B2 (ja) | 1985-03-25 | 1985-03-25 | 並列演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062473A JPH0756648B2 (ja) | 1985-03-25 | 1985-03-25 | 並列演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220071A true JPS61220071A (ja) | 1986-09-30 |
| JPH0756648B2 JPH0756648B2 (ja) | 1995-06-14 |
Family
ID=13201192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062473A Expired - Lifetime JPH0756648B2 (ja) | 1985-03-25 | 1985-03-25 | 並列演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756648B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197840A (ja) * | 1988-02-02 | 1989-08-09 | Nec Corp | 情報処理装置 |
| JPH03233740A (ja) * | 1990-02-09 | 1991-10-17 | Sharp Corp | メモリアクセス装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110746A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | |
| JPS5991547A (ja) * | 1982-10-13 | 1984-05-26 | ハネウエル・インフオメ−シヨン・システムズ・インコ−ポレ−テツド | 収集装置 |
-
1985
- 1985-03-25 JP JP60062473A patent/JPH0756648B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110746A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | |
| JPS5991547A (ja) * | 1982-10-13 | 1984-05-26 | ハネウエル・インフオメ−シヨン・システムズ・インコ−ポレ−テツド | 収集装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197840A (ja) * | 1988-02-02 | 1989-08-09 | Nec Corp | 情報処理装置 |
| JPH03233740A (ja) * | 1990-02-09 | 1991-10-17 | Sharp Corp | メモリアクセス装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756648B2 (ja) | 1995-06-14 |
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