JPH03233740A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はメモリアクセス装置に関し、特に、パルスに
同期してデータが流れ、このデータの移動に伴って処理
が行なわれるデータフロー型システムにおけるメモリア
クセス装置に関する。

［従来の技術］ 第３図は、データフロー型システムにおける従来のメモ
リアクセス装置の構成を示すブロック図である。

第３図において、メモリアクセス回路２０１には、パケ
ット入力線２１１を介してパケットが入力される。メモ
リアクセス回路２０１は、入力されたパケットに基づい
てメモリ本体２０２へのメモリアクセスを開始し、パケ
ット転送時間内にメモリデータを確定させ、パケット出
力線２１２からパケット出力する。この方式では転送時
間内にメモリデータを確定させる必要があるので、高速
のスタティックランダムアクセスメモリ（ＳＲＡＭ）を
必要とする。

また、上記の従来の方式において低速のメモリを使用す
る時には、パケットの出力を故意に遅らせ、メモリアク
セスが終了してからパケットを出力する方式を採用する
必要がある。

第４図は、データフロー型システムにおける従来のメモ
リアクセス装置に低速メモリを使用した場合のパケット
の入力および出力を説明するための図である。

第４図において、Ａ、Ｂ、Ｃ，Ｄはパケットを示し、ａ
は入力パケット、ｂは出力パケットを示してい、る。

上記の従来の方式において低速のメモリを使用すると、
第４図に示す時間間隔ＴｌでパケットＡ。

Ｂ、Ｃ，Ｄを順に入力しても、メモリアクセス時間の方
がパケット間隔よりも長いため、出力されるパケットＡ
、　　Ｂ、　　Ｃ，Ｄの時間間隔Ｔ２が広がってしまう
。このように出力されるパケットの時間間隔Ｔ２が広が
ると、システムの処理速度が低下する。

この点を改善するため、インターリーブによりメモリア
クセスを並行に行なう方式が提案されている。

第５図は、データフロー型システムにおいてインターリ
ーブ方式によりメモリアクセスを行なう従来のメモリア
クセス装置の構成を示すブロック図である。このメモリ
アクセス装置は、特開昭６２−３４２５３号公報および
特開昭６２−３４２５４号公報に開示されている。

このメモリアクセス装置によると、メモリを同期させる
ことなく、データを分散して各メモリに書込また続出を
行なうことができる。

第５図に示されるメモリアクセス装置では、２語で構成
されたパケットデータが用いられる。第１語目のパケッ
トはアドレス情報および読み書き指定情報を含み、２語
目のパケットは書込データを含む。このような２語から
なる複数のパケットデータが非同期で伝送路上に転送さ
れ、レジスタ１に与えられる。レジスタ制御部２は、レ
ジスタｌが書込可能であれば許可俗語をＡＫｏを伝送路
に出力する。このレジスタ制御部２には伝送路からパル
ス俗語Ｃ６が与えられる。レジスタ制御部２は、パルス
俗語Ｃ６が与えられると、レジスタ１にパケットデータ
を書込む。レジスタ１に書込まれたパケットデータは、
分岐制御部３に与えられる。

この分岐制御部３は、非同期に順次レジスタ１に書込ま
れたパケットデータを分岐するものである。分岐制御部
３は、レジスタ１に順次書込まれるパケットデータを、
パケット内のアドレス情報に従ってメモリバンク１００
，２００．３００または４００に振分ける。

各メモリバンク１００，２００，３００，４００に対応
して、入力側にレジスタ４１，４２，４３．４４、およ
びレジスタ制御部５１．５２，５３．５４が投けられる
。レジスタ制御部５１，５２．５３．５４は、それぞれ
対応するメモリバンク１００，２００，３００．４００
にデータの書込が可能な場合およびデータの読出が可能
な場合に、許可俗語を分岐制御部３およびレジスタ制御
部２を介して伝送路に送出する。そして、レジスタ制御
部５１，５２．５３．５４は、それぞれに対応するメモ
リバンクにデータの書込またはデータの読出が可能であ
る場合に、分岐制御部３によって分岐された各パケット
データをレジスタ４１゜４２．４３．４４にそれぞれ書
込む。各レジスタ４１．４２，４３．４４に書込まれた
パケットデータは、メモリバンク１００，２００，３０
０゜４００に与えられる。

各メモリバンク１００，２００，３００．４００は、レ
ジスタ４１，４２，４３．４４にそれぞれ書込まれたパ
ケットデータに含まれるアドレス情報および読み書き指
定情報に基づいて、データの書込みまたは読出しを行な
う。各メモリバンク１００．２００，３００．４００の
それぞれに対応して、出力側にレジスタ６１．　６２．
　６３．　６４、およびレジスタ制御部７１，７２，７
３．７４が設けられる。レジスタ制御部７１．　７２．
　７３．７４はそれぞれメモリバンク１００，２００゜
３００．４００から読出された新たなパケットデータを
レジスタ６１．６２，６３．６４に書込む。

各レジスタ６１，６２，６３．６４に書込まれた新たな
パケットデータは、合流制御部９に与えられる。合流制
御部９は、新たなパケットデータを予め定める順序で合
流させる。合流されたパケットデータはレジスタ１０に
与えられる。レジスタ１０に関連してレジスタ制御部１
１が設けられる。レジスタ制御部１工は、出力側の伝送
路にパケットデータの伝送が可能であることを表わす許
可俗語ＵＫ２が与えられると、合流制御部９から出力さ
れたパケットデータをレジスタＩＯに書込み、出力側の
伝送路に送出する。

上記のメモリアクセス装置によりメモリアクセスを行な
うと、第６図に示すように、入力されるパケットの時間
間隔Ｔ１を保持したまま、同じ時間間隔Ｔｌでパケット
を出力することができる。

［発明が解決しようとする課題］ しかし、上記の従来のメモリアクセス装置においては、
並行処理時にパケットごとに処理時間が異なるために、
第６図に示すように、入力されたパケットの順序と同一
の順序でパケットが出力されない可能性がある。

そこで、この発明の目的は、高スループツトでメモリア
クセスを行なうインターリーブ方式を採用しかつ入力さ
れたパケットの順序を保持したままパケット出力するこ
とができるメモリアクセス装置を提供することである。

［課題を解決するための手段］ この発明にかかるメモリアクセス装置は、メモリアクセ
ス情報含む第１のパケットおよび転送識別情報を含む第
２のパケットに基づいてメモリアクセスを行なうメモリ
アクセス装置であって、複数のメモリアクセス手段、パ
ケットキュー手段、分配制御手段、および収集制御手段
を備える。複数のメモリアクセス手段の各々は、入力さ
れた第１のパケットに含まれるメモリアクセス情報に基
づいてメモリアクセスを行ない、メモリアクセスにより
加工された第３のパケットを出力する。パケットキュー
手段には、転送識別情報を含む第２のパケットが順に入
力され、その第２のパケットを入力順序と同じ順序で出
力する。分配制御手段は、第ｔのパケットおよび第２の
パケットを受け、第１のパケットをあらかじめ定められ
た分配規則に従って複数のメモリアクセス手段のいずれ
かに与え、第２のパケットをパケットキュー手段に与え
る。収集制御手段は、パケットキュー手段から出力され
る第２のパケットを順に受け、その第２のパケットに含
まれる転送識別情報により指定されたメモリアクセス手
段から第３のパケットを収集して出力する。

［作用］ この発明にかかるメモリアクセス装置においては、高ス
ループツトでメモリアクセスを行なうインターリーブ方
式が採用され、かつ、入力されたパケットの人力順序を
保持したままメモリアクセスにより加工されたパケット
を出力することができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第上図は、この発明の一実施例によるメモリアクセス装
置の構成を示すブロック図である。

第１図において、分配制御回路１０１に、パケット入力
線２１１が接続される。分配制御回路１０１には、パケ
ット入力線２１１を介して、メモリアクセス情報を含む
第ｔのパケット（以下、パケットＸと呼ぶ）および転送
識別情報を含む第２のパケット（以下、パケットＹと呼
ぶ）が入力される。分配制御回路１０１から出力される
パケットＹは、パケット転送線１２１を介してパケット
キュー回路１０２に供給される。分配制御回路１０１か
ら出力されるパケットＸは、パケット転送線１２２，１
２３，１２４のいずれかを介してメモリアクセス回路１
１１，１１３，１１５のいずれかに供給される。

パケットキュー回路１０２から構成される装置ットＹは
、パケット転送線↓３工を介して収集制御回路１０３に
供給される。メモリアクセス回路１１１．１１３．１１
５は、入力されたパケットＸに基づいて、それぞれメモ
リ本体１１２，１１４．１１６に対してメモリアクセス
を行なう。メモリアクセス回路１１１，１１３．１１５
から出力されるメモリアクセス情報を含むパケットは、
それぞれパケット転送線１３２，１３３，１３４を介し
て収集制御回路１０３に供給される。収集制御回路１０
３は、転送制御線１４１，１４２゜１４３のいずれかを
介してメモリアクセス回路１１１．１１３．１１５のい
ずれかに転送許可情報を供給する。また、収集制御回路
１０３は、メモリアクセス回路１１１，１１３．１１５
のいずれかから供給されたパケットをパケット出力線２
工２を介して出力する。

次に、この実施例の動作を説明する。

パケット入力線２１１を介して分配制御回路１０１にパ
ケットＸおよびパケットＹからなるメモリアクセスパケ
ットが入力されると、ある任意の分配規則に従ってメモ
リアクセス情報を含むパケットＸがパケット転送線１２
２，１２３．１２４のいずれかを介してメモリアクセス
回路１１１゜１１３．１１５のいずれかに供給される。

第１ＴＩ！Ｊには、パケットＸがメモリアクセス回路１
１１に出力される場合が示されている。ある任意の分配
規則には、たとえば、アドレスの下位ｎビットの値、ア
ドレスの上位ｎビットの値、オペコードの値等に基づい
て複数のメモリアクセス回路に分配する規則がある。

一方、上記の動作と同時に転送識別情報を含むパケット
Ｙが、パケット転送線１２１を介してパケットキュー回
路１０２に供給される。この場合、転送識別情報は、メ
モリアクセス回路１１１を指定している。

パケットＹは、パケットキュー回路１０２において入力
順序のまま保管され、その入力順序と同一の順序でパケ
ット転送線１３１を介して収集制御回路１０３に供給さ
れる。

収集制御回路１０３は、パケットＹに含まれる転送識別
情報に基づいて、次にどのメモリアクセス回路からパケ
ットを収集すべきかを認識することができる。第１図の
例では収集制御回路１０３は、次にメモリアクセス回路
１１１からパケット収集すべきことを認識することがで
きる。したがって、収集制御回路１０３は、メモリアク
セス回路１１１に転送制御線１４１を介して転送許可俗
語を与える。

パケットＸが入力されたメモリアクセス回路１１１は、
パケットＸに含まれるメモリアクセス情報に基づいて、
メモリ本体１１２に対して入力または出力動作によりメ
モリアクセスを行なった後、そのメモリアクセスにより
加工されたパケット（以下、パケット２と呼ぶ）を待機
させる。ただし、メモリアクセスが必要でない場合は、
メモリアクセス回路はアクセスを行なわない。メモリア
クセス回路１１１は、転送制御線１４１を介して転送許
可俗語を受取ると、転送制御回路１０３にパケット転送
線１３２を介してパケット２を出力する。

収集制御回路１０３は、パケット制御回路１３２を介し
て受取ったパケット２を加工した後、そのパケットをパ
ケット出力線２１２を介して出力する。

第２図は、第１図のメモリアクセス装置において入力さ
れるパケットおよび出力されるパケットの時間間隔を説
明するための図である。

第２図において、Ａ、　　Ｂ、　Ｃ，Ｄはパケットを示
し、ａは入力パケットを示し、ｂは出力パケットを示す
。第１図のメモリアクセス装置によれば、入力されるパ
ケットＡ、　　Ｂ、　Ｃ，Ｄがそれぞれ別のメモリアク
セス回路に供給されるように分配規則を決めれば、第２
図に示すように時間間隔Ｔ１で次々とパケットが入力さ
れても、それらのパケットＡ、　　Ｂ、　　Ｃ，Ｄがそ
れぞれメモリアクセス回路内でインターリーブ方式によ
り並行処理される。

したがって、第２図に示すように、パケットＡ。

Ｂ、　　Ｃ，Ｄを時間間隔Ｔ１で出力することができる
。しかも、パケットキュー回路１０２がパケットの入力
順序を記憶しているので、パケットを入力順序と同一の
順序で収集制御回路１０３から出力することができる。

［発明の効果］ 以上のように１、この発明によれば、インターリーブ方
式により高スループツトでメモリアクセスが行なわれ、
かつ、入力されたパケットの順序を保持したままパケッ
トを出力することができる。

【図面の簡単な説明】

第（図はこの発明の一実施例によるメモリアクセス装置
の構成を示すブロック図である。第２図は第１図のメモ
リアクセス装置の動作を説明するための図である。第３
図は従来のメモリアクセス装置の構成を示すブロック図
である。第４図は第３図のメモリアクセス装置の動作説
明するための図である。第５図はインターリーブ方式に
よる従来のメモリアクセス装置の構成を示すブロック図
である。第６図は第５図のメモリアクセス装置の動作を
説明するための図である。 図において、１０１は分配制御回路、１０２はパケット
キュー回路、１０３は収集制御回路、１↓１，１１３，
１１５．はメモリアクセス回路、１１２．１１４，１１
６はメモリ本体、１２ｔ。 １２２．１２３，１２４，１３１，１３２，１３３．１
３４はパケット転送線、１４Ｌ　　１４２゜１４３は転
送制御線、２１１はパケット入力線、２１２はパケット
出力線を示す。 なお、各図同一語は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 メモリアクセス情報を含む第１のパケットおよび転送識
   別情報を含む第２のパケットに基づいてメモリアクセス
   を行なうメモリアクセス装置であって、 入力された第１のパケットに含まれるメモリアクセス情
   報に基づいてメモリアクセスを行ない、メモリアクセス
   により加工された第３のパケットを出力する複数のメモ
   リアクセス手段、 第２のパケットが順に入力され、その第２のパケットを
   入力順序と同じ順序で出力するパケットキュー手段、 第１のパケットおよび第２のパケットを受け、第１のパ
   ケットをあらかじめ定められた分配規則に従つて前記複
   数のメモリアクセス手段のいずれかに与え、第２のパケ
   ットを前記パケットキュー手段に与える分配制御手段、
   および 前記パケットキュー手段から出力される第２のパケット
   を順に受け、その第２のパケットに含まれる転送識別情
   報により指定されたメモリアクセス手段から前記第３の
   パケットを収集して出力する収集制御手段を備えたメモ
   リアクセス装置。