JPS6122354Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は初期スタート方式について改善された
デジタル機器に関するものである。

従来は第１図に示すように、基準電圧発生部４
出力と電源電圧分圧部５出力とをコンパレータ３
により比較することにより、回路印加の電源電圧
が所定電圧に達したことを検知し、このコンパレ
ータ３出力によりワンシヨツト回路６を作動して
パルス状のオールクリアパルスを出力するかある
いはコンパレータ３の出力レベル信号により直接
各回路部を動作状態にセツトするようにしてい
た。ところがかかる従来例においては、電源投入
時における電源電圧そのものの不安定性や、この
ときの基準電圧設定の不安定性などのため、オー
ルクリア（又は回路動作開始）を行うべきタイミ
ングが不確定であり、内部各回路の印加電圧がそ
の動作電圧に達する以前にオールクリアパルスが
発生する場合を生じ、初期状態の不安定性に起因
する誤動作を生じるおそれがあつた。

本考案は上述の点に鑑みて提供したものであつ
て、内部回路として本来的に有する発振器とこの
発振器出力を入力するカウント機能回路部との組
合せがタイマ機能を有することに着目し、電源投
入時にまずカウント機能回路部を動作させ、この
回路部のもつタイマ機能を利用して所定時間後に
オールクリアパルスを発生するようにし、もつて
オールクリアパルス発生タイミングを遅延してク
リア動作の確実性を向上するとともに、この遅延
時間の計測を内部回路の動作そのものに依拠させ
ることによりこのクリア動作タイミングを内部回
路の実際の動作状態に適合させ、信頼性の高い初
期スタートが得られるようにしたデジタル機器を
提供することを目的とするものである。

以下本考案を実施例図により詳述する。第２図
は本考案の実施例の要部回路を示し、図中下半分
はこのデジタル機器における本来の機能上設けら
れた回路の一部を示すものであり、クロツク発振
器として使用される発振器１と、この発振器１出
力を分周、カウントする２段の分周回路用のダイ
ナミツクフリツプフロツプ（以下DFFという）
７，８及びカウンタよりなるカウント機能回路部
２とを具備しており、カウント機能回路部２は
DFF７，８やカウンタ９の出力をクロツク信号
等としてデジタル主回路１０に供給する。第２図
中上半分の回路が初期スタートのための特別の回
路で、カウント機能回路部２と相互に関連を有し
て動作し、所定タイミングにクリアパルスを出力
し、これでカウント機能回路部２やデジタル主回
路１０等のオールクリア、即ち初期状態の設定を
行う。コンパレータ３は前記従来例と同様に動作
するものであつて、基準電圧発生部４出力と電源
電圧分圧部５出力とを入力し、回路に印加された
電源電圧が所定の電圧レベルを越えると第３図ａ
に示すようなＨレベルの出力信号が生じ、これに
よりカウント機能回路部２が動作状態にセツトさ
れるとともにSRラツチ１１のセツト端子にこの
出力信号を入力し、SRラツチ１１のＱ出力をＨ
レベルにセツトする。一方発振器１は電源電圧の
印加が開始されると同時に第３図ｂのように発振
動作を開始し、カウント機能回路部２において、
DFF７の出力として第３図ｃのような出力を
生じるとともに、DFF８のＱ出力として同図ｄ
のような出力を生じ、カウンタ９はDFF８のＱ
出力（同図ｄ）をカウントしてそのｉ番目のカウ
ント時に同図ｅに示すような出力を生じる。しか
して電源投入後SRラツチ１１のＱ出力がＨレベ
ルにあり、カウンタ９がカウント動作して計数値
ｉに達することにより電源投入から所定時間が経
過したことが検知されてカウンタ９のｉ出力がＨ
レベルにあり、しかもDFF８のＱ出力がＨレベ
ルになつてとき、アンドゲート１２がオンとなつ
て第３図ｇに示すようなオールクリアパルスを発
生することになる。この後DFF７の出力と上
記オールクリアパルスとによりアンドゲート１３
においてSRラツチ１１のクリアパルスを第３図
ｈのように発生し、全ての初期スタート動作を完
了する。

本発明は上述のように、クロツク発振器のよう
な発振器とこの発振器の発振出力を分周しあるい
は計数するカウント機能回路部とを具備し、基準
電圧発生部の出力と電源電圧分圧部の出力とを比
較して電源電圧の印加を検出するコンパレータを
有し、このコンパレータの比較出力より各回路を
オールクリア又は回路動作開始を行なうようにし
たデジタル機器において、電源電圧の印加を検出
し、上記カウント機能回路部を動作状態にセツト
してカウント動作を行なわしめる上記コンパレー
タと、このコンパレータ出力によりセツト出力を
生じるSRラツチと、このSRラツチからのセツト
出力とカウント機能回路部からの所定時間後数の
カウントアツプ出力とを受けてオールクリアパル
スを出力すると共に、上記SRラツチをリセツト
するためのリセツトパルスを出力するアンドゲー
トとを設けたものであるから、電源が投入される
と、コンパレータが基準電圧発生部の出力と電源
電圧分圧部の出力とを比較してその出力によりカ
ウント機能回路部を動作させると共に、SRラツ
チをセツト状態とし、カウント機能回路部で所定
時間後のカウントアツプ出力とSRラツチ出力と
をアンドゲートにて論理積をとることで、アンド
ゲート出力よりオールクリアパルスを得ることが
できるものであり、従つて、電源投入より所定時
間遅れてオールクリアパルスが出力されることに
なるため、電源電圧の不安定なうちにオールクリ
アを行なつて初期状態の設定に不安定性を残すよ
うなことがなくなり、しかも、上記所定時間の遅
延動作をデジタル機器本来のカウント機能回路部
の動作を利用して行なうようにしたものであるか
ら、デジタル機器内部回路の動作に適合した遅延
時間を得ることができ、オールクリアによる初期
状態の設定が確実にできる効果を奏し、オールク
リアパルスが発生するタイミングも他のデジタル
回路部分との関係において明確になり、取り扱い
が容易になる効果を奏するものである。更に、既
設のカウント機能回路部及びコンパレータに、
SRラツチとアンドゲートとも付加しているだけ
であるから、構成も簡単にできる効果を奏するも
のである。

【図面の簡単な説明】

第１図は従来例の初期スタート用回路部分の回
路図、第２図は本考案実施例の要部回路図、第３
図は同上のタイムチヤートであり、１は発振器、
２はカウント機能回路部、３はコンパレータ、４
は基準電圧発生部、５は電源電圧分圧部、１１は
SRラツチ、１２はアンドゲートである。

Claims (1)

【実用新案登録請求の範囲】
1. クロツク発振器のような発振器とこの発振器の
   発振出力を分周しあるいは計数するカウント機能
   回路部とを具備し、基準電圧発生部の出力と電源
   電圧分圧部の出力とを比較して電源電圧の印加を
   検出するコンパレータを有し、このコンパレータ
   の比較出力より各回路をオールクリア又は回路動
   作開始を行なうようにしたデジタル機器におい
   て、電源電圧の印加を検出し、上記カウント機能
   回路部を動作状態にセツトしてカウント動作を行
   なわしめる上記コンパレータと、このコンパレー
   タ出力によりセツト出力を生じるSRラツチと、
   このSRラツチからのセツト出力とカウント機能
   回路部からの所定時間後数のカウントアツプ出力
   とを受けてオールクリアパルスを出力すると共
   に、上記SRラツチをリセツトするためのリセツ
   トパルスを出力するアンドゲートとを設けて成る
   ことを特徴とするデジタル機器。