JPS6236157Y2 - - Google Patents
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- Publication number
- JPS6236157Y2 JPS6236157Y2 JP3953477U JP3953477U JPS6236157Y2 JP S6236157 Y2 JPS6236157 Y2 JP S6236157Y2 JP 3953477 U JP3953477 U JP 3953477U JP 3953477 U JP3953477 U JP 3953477U JP S6236157 Y2 JPS6236157 Y2 JP S6236157Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- pulse signal
- circuit
- monostable multivibrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001960 triggered effect Effects 0.000 claims description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Electric Clocks (AREA)
- Supply And Distribution Of Alternating Current (AREA)
Description
【考案の詳細な説明】
本考案は商用電源周波数50/60Hzを計数して時
間信号を得る回路で、50/60Hzいずれの入力にお
いても切換スイツチ等を必要とせず自動的に一定
の時間信号を得るようにしたものである。
間信号を得る回路で、50/60Hzいずれの入力にお
いても切換スイツチ等を必要とせず自動的に一定
の時間信号を得るようにしたものである。
従来は50/60Hzモード切換スイツチ等を用いて
５進、６進カウンタ間を切換える手段が多くとら
れている。しかし電源周波数毎にスイツチを切換
えることは面倒であり、操作ミスも起こり易かつ
た。またこれを電気的に行なうために、50/60Hz
モードを検出するのにそのパルス幅の違いを利用
し、積分レベル差により検出する方法が考えられ
ているが、次の問題点がある。50/60Hzではその
パルス幅はデユテイサイクルを50％としても
10msec（50Hz）、8.3msec（60Hz）となり、積分
レベル差は微少であり検出困難である。またパル
ス信号のデユテイサイクルが変動した場合動作が
不安定となる。
５進、６進カウンタ間を切換える手段が多くとら
れている。しかし電源周波数毎にスイツチを切換
えることは面倒であり、操作ミスも起こり易かつ
た。またこれを電気的に行なうために、50/60Hz
モードを検出するのにそのパルス幅の違いを利用
し、積分レベル差により検出する方法が考えられ
ているが、次の問題点がある。50/60Hzではその
パルス幅はデユテイサイクルを50％としても
10msec（50Hz）、8.3msec（60Hz）となり、積分
レベル差は微少であり検出困難である。またパル
ス信号のデユテイサイクルが変動した場合動作が
不安定となる。
本考案はこの点を改善したもので、50/60Hzパ
ルス信号での周期T50／T60に対しパルス幅ｔ
（T50＞ｔ＞T60）の単安定マルチバイブレータを
トリガし、その出力の積分レベルで50/60Hzを検
出し、入力パルス信号が50Hzの場合は６進カウン
タの「５」出力で、この６進カウンタをリセツト
して５進カウンタに切換えるものである。
ルス信号での周期T50／T60に対しパルス幅ｔ
（T50＞ｔ＞T60）の単安定マルチバイブレータを
トリガし、その出力の積分レベルで50/60Hzを検
出し、入力パルス信号が50Hzの場合は６進カウン
タの「５」出力で、この６進カウンタをリセツト
して５進カウンタに切換えるものである。
第１図は本案の構成を示すパルスダイヤグラム
である。イは50Hzパルス信号で、ロは60Hzパルス
信号である。ハは50Hzパルス信号イでトリガした
単安定マルチバイブレータの出力で、ニは60Hzパ
ルス信号ロでトリガした単安定マルチバイブレー
タ出力である。今単安定マルチバイブレータの出
力パルス幅ｔを（T50＋T60）／２とすると、ハ，
ニにおいてパルス間隔はそれぞれｔ＝18.3msec
に対して、 T50−（T50＋T60）／２＝1.7msec， 2T60−（T50＋T60）／２＝15msec となる。これを積分して論理「１」，「０」レベル
を得ことは容易である。ホ，ヘはそれぞれハ，ニ
の積分出力波形の一例であり、敷居値をVtと設
定することにより50/60Hz切換え信号を安定に得
ることができる。ト，チはそれぞれ50/60Hzパル
ス信号入力時の６進カウンタ出力であり、ともに
0.1秒周期の時間信号となる。
である。イは50Hzパルス信号で、ロは60Hzパルス
信号である。ハは50Hzパルス信号イでトリガした
単安定マルチバイブレータの出力で、ニは60Hzパ
ルス信号ロでトリガした単安定マルチバイブレー
タ出力である。今単安定マルチバイブレータの出
力パルス幅ｔを（T50＋T60）／２とすると、ハ，
ニにおいてパルス間隔はそれぞれｔ＝18.3msec
に対して、 T50−（T50＋T60）／２＝1.7msec， 2T60−（T50＋T60）／２＝15msec となる。これを積分して論理「１」，「０」レベル
を得ことは容易である。ホ，ヘはそれぞれハ，ニ
の積分出力波形の一例であり、敷居値をVtと設
定することにより50/60Hz切換え信号を安定に得
ることができる。ト，チはそれぞれ50/60Hzパル
ス信号入力時の６進カウンタ出力であり、ともに
0.1秒周期の時間信号となる。
第２図は本考案の実施例回路の結線図である。
１に加えた50/60HzAC信号入力は波形整形回路２
により所望のレベルの50/60Hzパルス信号に整形
され、４のカウンタに印加されると共に単安定マ
ルチバイブレータ５にトリガ信号として入力され
る。単安定マルチバイブレータ５の出力６は抵抗
R1，R2，R3およびコンデンサC1で構成した積分
回路に加えられ、回路２の出力３のパルス信号が
50Hzの場合はトランジスタQ1がオンとなり、ま
た６０Hzの場合はオフとなる。トランジスタQ1
のコレクタ出力１４をそれぞれ論理「０」，「１」
レベルに設定する。カウンタ４の「20」出力（Ａ
出力）７と「22」出力（Ｃ出力）９をNANDゲー
ト１０に加え、カウンタ出力が「５」のとき
NANDゲート１０の出力１１に論理「０」レベル
の出力が得られる。更にこの出力とトランジスタ
Q1のコレクタ出力１４がORゲート１５に与えら
れ、その出力１６は回路１０の出力１１とトラン
ジスタQ1の出力１４がともに論理「０」レベル
のとき始めて論理「０」レベルになるようにす
る。このときNANDゲート１７の出力１８は論理
「１」レベルとなり、カウンタ４の「０」リセツ
ト入力端子に与えられてカウンタ４を「０」にリ
セツトする。このことによりカウンタ４は５進カ
ウンタとして動作する。またパルス信号３が60Hz
の場合トランジスタQ1のコレクタ出力１４は論
理「１」レベルとなり、ORゲート１５の出力１
６も論理「１」レベルとなる。そのためNANDゲ
ート１７の出力１８はNANDゲート１２の出力１
３が論理「０」レベルのとき始めて論理「１」レ
ベルとなり、カウンタ４をリセツトする。NAND
ゲート１２の入力にカウンタ４の「21」出力（Ｂ
出力）８と「22」出力９とを加え、カウンタ出力
が「６」のときNANDゲート１２の出力１３を論
理「０」レベルにしてカウンタ４を「０」にリセ
ツトし、６進カウンタとして動作させる。カウン
タ４の「22」出力９には50/60Hzいずれの入力に
おいても0.1秒周期の時間信号出力が得られる。
１に加えた50/60HzAC信号入力は波形整形回路２
により所望のレベルの50/60Hzパルス信号に整形
され、４のカウンタに印加されると共に単安定マ
ルチバイブレータ５にトリガ信号として入力され
る。単安定マルチバイブレータ５の出力６は抵抗
R1，R2，R3およびコンデンサC1で構成した積分
回路に加えられ、回路２の出力３のパルス信号が
50Hzの場合はトランジスタQ1がオンとなり、ま
た６０Hzの場合はオフとなる。トランジスタQ1
のコレクタ出力１４をそれぞれ論理「０」，「１」
レベルに設定する。カウンタ４の「20」出力（Ａ
出力）７と「22」出力（Ｃ出力）９をNANDゲー
ト１０に加え、カウンタ出力が「５」のとき
NANDゲート１０の出力１１に論理「０」レベル
の出力が得られる。更にこの出力とトランジスタ
Q1のコレクタ出力１４がORゲート１５に与えら
れ、その出力１６は回路１０の出力１１とトラン
ジスタQ1の出力１４がともに論理「０」レベル
のとき始めて論理「０」レベルになるようにす
る。このときNANDゲート１７の出力１８は論理
「１」レベルとなり、カウンタ４の「０」リセツ
ト入力端子に与えられてカウンタ４を「０」にリ
セツトする。このことによりカウンタ４は５進カ
ウンタとして動作する。またパルス信号３が60Hz
の場合トランジスタQ1のコレクタ出力１４は論
理「１」レベルとなり、ORゲート１５の出力１
６も論理「１」レベルとなる。そのためNANDゲ
ート１７の出力１８はNANDゲート１２の出力１
３が論理「０」レベルのとき始めて論理「１」レ
ベルとなり、カウンタ４をリセツトする。NAND
ゲート１２の入力にカウンタ４の「21」出力（Ｂ
出力）８と「22」出力９とを加え、カウンタ出力
が「６」のときNANDゲート１２の出力１３を論
理「０」レベルにしてカウンタ４を「０」にリセ
ツトし、６進カウンタとして動作させる。カウン
タ４の「22」出力９には50/60Hzいずれの入力に
おいても0.1秒周期の時間信号出力が得られる。
第１図は本考案の動作を説明するためのパルス
ダイアグラム、第２図は本案の実施例回路の結線
図である。 ４……カウンタ、５……単安定マルチバイブレ
ータ、R1，R2，R3およびC1……積分回路を構成
する抵抗とコンデンサ、１０，１２，１５および
１７……ゲート回路。
ダイアグラム、第２図は本案の実施例回路の結線
図である。 ４……カウンタ、５……単安定マルチバイブレ
ータ、R1，R2，R3およびC1……積分回路を構成
する抵抗とコンデンサ、１０，１２，１５および
１７……ゲート回路。
Claims (1)
- 50Hzおよび60Hzパルス信号入力を計数する６進
カウンタと、前記パルス信号入力によりトリガさ
れる単安定マルチバイブレータと、この単安定マ
ルチバイブレータ出力を積分する積分回路と、こ
の積分回路の出力レベルに応答して前記６進カウ
ンタを５進カウンタとして動作させるリセツト入
力を発生するゲート回路とを備え、前記単安定マ
ルチバイブレータのパルス幅ｔを50Hzおよび60Hz
パルス信号の周期T50およびT60に対しT50＞ｔ＞
T60なる関係に設定することを特徴とする時間信
号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3953477U JPS6236157Y2 (ja) | 1977-03-31 | 1977-03-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3953477U JPS6236157Y2 (ja) | 1977-03-31 | 1977-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53134871U JPS53134871U (ja) | 1978-10-25 |
| JPS6236157Y2 true JPS6236157Y2 (ja) | 1987-09-14 |
Family
ID=28906541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3953477U Expired JPS6236157Y2 (ja) | 1977-03-31 | 1977-03-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236157Y2 (ja) |
-
1977
- 1977-03-31 JP JP3953477U patent/JPS6236157Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53134871U (ja) | 1978-10-25 |
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