JPS61224449A - Ｉ↑２ｌ半導体装置 - Google Patents
Ｉ↑２ｌ半導体装置Info
- Publication number
- JPS61224449A JPS61224449A JP60065331A JP6533185A JPS61224449A JP S61224449 A JPS61224449 A JP S61224449A JP 60065331 A JP60065331 A JP 60065331A JP 6533185 A JP6533185 A JP 6533185A JP S61224449 A JPS61224449 A JP S61224449A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- type
- epitaxial layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩ２Ｌ半導体装置の構造に関する。
最近、アナログ・デジタル混在回路において、論理ゲー
トがアナログバイポーラトランジスタと同一チップ上に
構成でき、かつ集積度も良いことからＩ２Ｌ （Ｉｎｔ
ｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）半
導体装置の利用範囲が拡大してきている。
トがアナログバイポーラトランジスタと同一チップ上に
構成でき、かつ集積度も良いことからＩ２Ｌ （Ｉｎｔ
ｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）半
導体装置の利用範囲が拡大してきている。
第４図は従来のＩ２Ｌ半導体装置の一例の断面図である
。
。
第４図において、Ｐ型シリコン基板１上にはＮ凰エピタ
キシアル層２が形成されておシ、このＰ型シリコン基板
１とＮ型エピタキシアル層２の界面には、Ｎ十塁カラー
領域４に接続するＮ屋埋込み層３が設けられている。そ
して、とのＮｆｉエピタキシアル層２内にはＰ型ベース
領域５が設けられ、更にこのＰｆｉベース領域５内ＫＮ
ｌｕコレクタ領域６（６ａ、６ｂ）が設けられている。
キシアル層２が形成されておシ、このＰ型シリコン基板
１とＮ型エピタキシアル層２の界面には、Ｎ十塁カラー
領域４に接続するＮ屋埋込み層３が設けられている。そ
して、とのＮｆｉエピタキシアル層２内にはＰ型ベース
領域５が設けられ、更にこのＰｆｉベース領域５内ＫＮ
ｌｕコレクタ領域６（６ａ、６ｂ）が設けられている。
また、Ｐ型ベース領域５の近傍にはインジェクタ７が設
けられている。
けられている。
ζこで、Ｎ型コレクタ領域６と、Ｐ凰ベース領域５及び
Ｎ型エピタキシアル層２とＮ＋ｍ埋込み層３とによりス
イッチング用の縦型ＮＰＮトランジスタ８が形成され、
またＰ型領域７とＮ型エピタキシアル層２及びＰ凰ベー
ス領域５とによシ横型ＰＮＰ ）ランジスタ９が形成さ
れる。
Ｎ型エピタキシアル層２とＮ＋ｍ埋込み層３とによりス
イッチング用の縦型ＮＰＮトランジスタ８が形成され、
またＰ型領域７とＮ型エピタキシアル層２及びＰ凰ベー
ス領域５とによシ横型ＰＮＰ ）ランジスタ９が形成さ
れる。
Ｉ２Ｌ半導体装置の動作周波数を向上させる為には縦型
ＮＰＮトランジスタ８のベース領域５直下のエミッタ領
域の不純物濃度を上げることが重要であり、Ｎ型エピタ
キシアル層２の厚さを薄くして、Ｎへ埋込み層３をベー
ス領域５に接触させる方法が提案されているが、本方法
ではアナログ回路を構成する縦型ＮＰＮ）ランジスタ８
の耐圧を下げることにな）、アナログ回路部の耐圧を必
要とする場合には、実施できない。
ＮＰＮトランジスタ８のベース領域５直下のエミッタ領
域の不純物濃度を上げることが重要であり、Ｎ型エピタ
キシアル層２の厚さを薄くして、Ｎへ埋込み層３をベー
ス領域５に接触させる方法が提案されているが、本方法
ではアナログ回路を構成する縦型ＮＰＮ）ランジスタ８
の耐圧を下げることにな）、アナログ回路部の耐圧を必
要とする場合には、実施できない。
縦ｆｉＮＰＮ）ランジスタ８がオン状態からオフ状態に
変化すると、共通エミッタであるｐｌ埋込み層３に注入
された正孔は、一部がベース領域５に吸収され、ベース
電極１１を通し、このベース電極１１に接続している他
のトランジスタ（図示せず）のコレクタへ流れ、又一部
はエミッタ領域ＣＮｆＪ−エピタキシアル層２）で再結
合しエミッタ電流となる。
変化すると、共通エミッタであるｐｌ埋込み層３に注入
された正孔は、一部がベース領域５に吸収され、ベース
電極１１を通し、このベース電極１１に接続している他
のトランジスタ（図示せず）のコレクタへ流れ、又一部
はエミッタ領域ＣＮｆＪ−エピタキシアル層２）で再結
合しエミッタ電流となる。
しかし、この時正孔の再結合速度が遅いため、ストレー
ジタイムが長くなシ動作速度が遅いという欠点があった
。
ジタイムが長くなシ動作速度が遅いという欠点があった
。
この対策として、Ｐ型ベース領域５直下のＮ盤エピタキ
シアル層２中にリン０を含むＮ＋ｍ埋込み層を設け、エ
ミッタ領域の不純物濃度を高める方法等が提案され実施
されているが、満足すべき動作速度は得られていない。
シアル層２中にリン０を含むＮ＋ｍ埋込み層を設け、エ
ミッタ領域の不純物濃度を高める方法等が提案され実施
されているが、満足すべき動作速度は得られていない。
本発明の目的は、上記欠点を除去し、縦型トランジスタ
のベース領域近傍に少数キャリア吸収用の領域を設ける
ことによシ、エミッタ領域に蓄積された少数キャリアを
吸収してストレージタイムを短縮し、動作周波数を高め
ることのできるＩ２Ｌ半導体装置を提供することにある
。
のベース領域近傍に少数キャリア吸収用の領域を設ける
ことによシ、エミッタ領域に蓄積された少数キャリアを
吸収してストレージタイムを短縮し、動作周波数を高め
ることのできるＩ２Ｌ半導体装置を提供することにある
。
本発明の工２Ｌ半導体装置は、第１導電型半導体基板上
に形成された第２導電型エピタキシアル層と第１導電屋
半導体基板と第２導電型エピタキシアル層との界面に形
成された高濃度第２導電型埋込み層と第２導電型エピタ
キシアル層の所定領域に形成された第１導電型ベース領
域及びこの第１導電型ベース領域内に形成された第２導
電型コンクタ領域とで形成される縦型トランジスタと、
前記第１導電凰ベース領域に定電流を供給する半導体素
子とから構成されるＩ２Ｌ半導体装置でありて、縦型ト
ランジスタのベース領域近傍に少数キャリア吸収用第１
導電盤領域を設けた構造としたものである。
に形成された第２導電型エピタキシアル層と第１導電屋
半導体基板と第２導電型エピタキシアル層との界面に形
成された高濃度第２導電型埋込み層と第２導電型エピタ
キシアル層の所定領域に形成された第１導電型ベース領
域及びこの第１導電型ベース領域内に形成された第２導
電型コンクタ領域とで形成される縦型トランジスタと、
前記第１導電凰ベース領域に定電流を供給する半導体素
子とから構成されるＩ２Ｌ半導体装置でありて、縦型ト
ランジスタのベース領域近傍に少数キャリア吸収用第１
導電盤領域を設けた構造としたものである。
本発明によれば、縦型トランジスタのベース領域近傍に
少数キャリア吸収用第１導電型領域が設けられているた
め、縦型トランジスタがオフ状態となり九時、エミッタ
である第２導電屋エピタキシアル層中は蓄積された少数
キャリアは、この少数キャリア吸収用第１導電型領域に
吸収されて減少するため、ストレージタイムは短くな、
ｊ９．Ｉ２Ｌ半導体装置の動作速度は速くなる。
少数キャリア吸収用第１導電型領域が設けられているた
め、縦型トランジスタがオフ状態となり九時、エミッタ
である第２導電屋エピタキシアル層中は蓄積された少数
キャリアは、この少数キャリア吸収用第１導電型領域に
吸収されて減少するため、ストレージタイムは短くな、
ｊ９．Ｉ２Ｌ半導体装置の動作速度は速くなる。
次に本発明の実施例を図面を用いて説明する。
第１図（ａ）、（ロ）は本発明の第１の実施例の平面図
及びＡ−Ａ’断面図でおる。
及びＡ−Ａ’断面図でおる。
第１図の）の第４図と異なる所は、Ｐ型ベース領域５の
近傍におけるＮ型エピタキシアル層２内に、
′Ｐ型ベース領域５を囲んで正孔吸収用Ｐ属領域１０
が形成されていることである。
近傍におけるＮ型エピタキシアル層２内に、
′Ｐ型ベース領域５を囲んで正孔吸収用Ｐ属領域１０
が形成されていることである。
すなわち第１図（ａ）、（ｂ）において、縦型ＮＰＮト
ランジスタ８は、Ｐ型シリコン基板１上に形成されたＮ
＋、埋込み層３及びＮ型エピタキシアル層２をエミッタ
に、Ｐ型ベース領域５をベースにし、そしてＮ型コレク
タ領域６（６ａ、６ｂ）をコレクタとしている。また横
型ＰＮＰ）ランジスクは、Ｐ型領域７′ｌｉｒ：エミッ
タに、Ｎ型エピタキシアル層２をベースにし、そしてＰ
型ベース領域をコレクタとして構成されている。そして
、Ｐ型ベース領域５の周囲には正孔吸収用Ｐ属領域１０
が形成されている。
ランジスタ８は、Ｐ型シリコン基板１上に形成されたＮ
＋、埋込み層３及びＮ型エピタキシアル層２をエミッタ
に、Ｐ型ベース領域５をベースにし、そしてＮ型コレク
タ領域６（６ａ、６ｂ）をコレクタとしている。また横
型ＰＮＰ）ランジスクは、Ｐ型領域７′ｌｉｒ：エミッ
タに、Ｎ型エピタキシアル層２をベースにし、そしてＰ
型ベース領域をコレクタとして構成されている。そして
、Ｐ型ベース領域５の周囲には正孔吸収用Ｐ属領域１０
が形成されている。
このように構成されたＩ２Ｌ半導体装置においては、横
型ＰＮＰ）ランジスタ９は定電流源として作用し、イン
ジェクタとしてのＰ型領域７よシ正孔が注入される。そ
して、縦型ＮＰＮ）う／ラスタ８はスイッチングトラン
ジスタ（インバータ）として動作するが、縦型ＮＰＮ）
ランジスタ８がオフ状態となった時、エミッタであるＮ
ｆｉエピタキシアル層２中２中積された正孔は、接地電
位等の低い電位にバイアスされた正孔吸収用Ｐ属領域１
０に吸収される。
型ＰＮＰ）ランジスタ９は定電流源として作用し、イン
ジェクタとしてのＰ型領域７よシ正孔が注入される。そ
して、縦型ＮＰＮ）う／ラスタ８はスイッチングトラン
ジスタ（インバータ）として動作するが、縦型ＮＰＮ）
ランジスタ８がオフ状態となった時、エミッタであるＮ
ｆｉエピタキシアル層２中２中積された正孔は、接地電
位等の低い電位にバイアスされた正孔吸収用Ｐ属領域１
０に吸収される。
従来のＩ２Ｌ半導体装置においては、Ｎ型エピクキシア
ル層２に蓄積された正孔の一部はＰ型ベース領域５に吸
収されて消滅していたため、特にベース領域５から離れ
て蓄積された正孔の吸収される時間が長いものとなって
いた３これに対して本実施例によれば、ベース領域から
離れた位置における正孔も十分に吸収されるため、正孔
のストレージタイムはよシ短くなシ、縦型ＮＰＮト’ｙ
ンジスタの動作時間は短縮されたものとなる。
ル層２に蓄積された正孔の一部はＰ型ベース領域５に吸
収されて消滅していたため、特にベース領域５から離れ
て蓄積された正孔の吸収される時間が長いものとなって
いた３これに対して本実施例によれば、ベース領域から
離れた位置における正孔も十分に吸収されるため、正孔
のストレージタイムはよシ短くなシ、縦型ＮＰＮト’ｙ
ンジスタの動作時間は短縮されたものとなる。
この結果、従来１０Ｍ−であった動作周波数を約２０Ｍ
）ｆｚ以上迄高めることが可能となった。
）ｆｚ以上迄高めることが可能となった。
なお、正孔吸収用Ｐ属領域１０は、Ｐ型ベース領域ｓ、
ｐｍ領域７又は素子分離用Ｐｇ領領域形成と同一のマス
ク工程により形成できるため、従来の製造方法を特に変
更する必要はない。
ｐｍ領域７又は素子分離用Ｐｇ領領域形成と同一のマス
ク工程により形成できるため、従来の製造方法を特に変
更する必要はない。
第２図（ａ）、 （ｂ）は本発明の第２の実施例の平面
図及び断面図であシ、第４図と異なる所は、ＰＷシリコ
ン基板ｌに接続して素子分離を行なう素子分離用Ｐ属領
域をＰ型ベース領域５に近接させて正孔吸収用Ｐ属領域
としたことである。
図及び断面図であシ、第４図と異なる所は、ＰＷシリコ
ン基板ｌに接続して素子分離を行なう素子分離用Ｐ属領
域をＰ型ベース領域５に近接させて正孔吸収用Ｐ属領域
としたことである。
すなわち、第２図（ａ） 、 （ｂ）において、Ｐ型拡
散層１２ａとＰ型埋込み層１２ｂとからなる素子分離用
Ｐ属領域１２は縦型ＮＰＮトランジスタ８のＰ型ベース
領域５に近接し、Ｐ型シリコン基板１に接続して設けら
れ素子分離領域を形成している。
散層１２ａとＰ型埋込み層１２ｂとからなる素子分離用
Ｐ属領域１２は縦型ＮＰＮトランジスタ８のＰ型ベース
領域５に近接し、Ｐ型シリコン基板１に接続して設けら
れ素子分離領域を形成している。
このように構成された本第２の実施例においては、第１
図の場合と同様にＰ型ベース領域５よシ注入され、Ｎ型
エピタキシアル層３に蓄積された正孔は、Ｐ型素子分離
領域１２中に吸収されてストレージタイムを減少させ、
Ｉ２Ｌ半導体装置の動作速を高めることができる。特に
素子分離用Ｐ属領域１２が深く形成されている為に、Ｎ
型エピタキシアル層２とＮｆｆ埋込み層３の境界近傍に
蓄積された正孔は、より効果的に吸収され、Ｉ２Ｌ半導
体装置の高速動作が可能となる。
図の場合と同様にＰ型ベース領域５よシ注入され、Ｎ型
エピタキシアル層３に蓄積された正孔は、Ｐ型素子分離
領域１２中に吸収されてストレージタイムを減少させ、
Ｉ２Ｌ半導体装置の動作速を高めることができる。特に
素子分離用Ｐ属領域１２が深く形成されている為に、Ｎ
型エピタキシアル層２とＮｆｆ埋込み層３の境界近傍に
蓄積された正孔は、より効果的に吸収され、Ｉ２Ｌ半導
体装置の高速動作が可能となる。
このように本第２の実施例においては、素子分離用Ｐ属
領域１２を正孔吸収用Ｐ属領域として利用するために、
第１図の場合のように％別に正孔吸収用Ｐ属領域１０を
形成する必要がないため、半導体素子の大きさは従来の
場合と変シなく形成できる。
領域１２を正孔吸収用Ｐ属領域として利用するために、
第１図の場合のように％別に正孔吸収用Ｐ属領域１０を
形成する必要がないため、半導体素子の大きさは従来の
場合と変シなく形成できる。
第３図は本発明の第３の実施例の断面図であシ、第４図
と異なる所は、Ｐｆｉベース領域の下部におけるに嘔と
埋込み層にＰ型シリコン基板の一部を露出させたことで
ある。
と異なる所は、Ｐｆｉベース領域の下部におけるに嘔と
埋込み層にＰ型シリコン基板の一部を露出させたことで
ある。
すなわち第３図において、Ｐ型シリコン基板１とＮ型エ
ピタキシアル層３の界面に形成されたＮ＋型埋込み層は
、縦型ＮＰＮ トランジスタ８のＰ型ベース領域５の下
部、特にベース電極１１の下部における部分の一部が除
かれて形成されておシ、この除かれた部分においてＰ型
シリコン基板１の一部がＮ型エピタキシアル層２と接触
面１３を形成している。
ピタキシアル層３の界面に形成されたＮ＋型埋込み層は
、縦型ＮＰＮ トランジスタ８のＰ型ベース領域５の下
部、特にベース電極１１の下部における部分の一部が除
かれて形成されておシ、この除かれた部分においてＰ型
シリコン基板１の一部がＮ型エピタキシアル層２と接触
面１３を形成している。
このように構成された本実施例においては、第１図の場
合と同様に、Ｐ型ベース領域５よシ注入されＮ型エピタ
キシアル層３に蓄積された正孔は接触面１３よシＰ型シ
リコン基板１中に直接吸収されるので、動作抵抗も少な
いため、ストレージタイムは大巾に減少する。
合と同様に、Ｐ型ベース領域５よシ注入されＮ型エピタ
キシアル層３に蓄積された正孔は接触面１３よシＰ型シ
リコン基板１中に直接吸収されるので、動作抵抗も少な
いため、ストレージタイムは大巾に減少する。
本第３の実施例においては、第２図の場合と同様に、特
別に正孔吸収用Ｐ型領域１０を形成する必要がないため
、半導体素子の大きさは従来と変）はない。又接触面１
３の形成も、Ｍ埋込み層３を形成する場合に用いるマス
クの形状を一部変更するだけでよく、特別の製造工程を
追加せずに形成することができる。
別に正孔吸収用Ｐ型領域１０を形成する必要がないため
、半導体素子の大きさは従来と変）はない。又接触面１
３の形成も、Ｍ埋込み層３を形成する場合に用いるマス
クの形状を一部変更するだけでよく、特別の製造工程を
追加せずに形成することができる。
本発明においてはベース電流が通常の構造のＩ２Ｌ半導
体装置よシも増加するが、 Ｉ２Ｌ論理回路部のうち高
速動作をする回路部のみに本発明を適用することによシ
、ＩＣ回路全体での消費電流は通常構造のＩ２Ｌ半導体
装置の消費電流と比べてあまシ変シはない。
体装置よシも増加するが、 Ｉ２Ｌ論理回路部のうち高
速動作をする回路部のみに本発明を適用することによシ
、ＩＣ回路全体での消費電流は通常構造のＩ２Ｌ半導体
装置の消費電流と比べてあまシ変シはない。
なお、上記実施例においては２塁シリコン基板を用い九
場合について説明したが、Ｎ型シリコン基板を用いても
よく、その場合はＦｉｌとＮ型を読み変えればよい。ま
た、定電流源として横型ＰＮＰトランジスタを用いた場
合について述べたが、これに限定されるものではなく、
他の定電流源を同一基板上に形成してもよい。
場合について説明したが、Ｎ型シリコン基板を用いても
よく、その場合はＦｉｌとＮ型を読み変えればよい。ま
た、定電流源として横型ＰＮＰトランジスタを用いた場
合について述べたが、これに限定されるものではなく、
他の定電流源を同一基板上に形成してもよい。
以上詳細に説明したように、本発明によれば、縦縦型ト
ランジスタのベース領域近傍に少数キャリア吸収用領域
を設け、エミッタ領域に蓄積される少数キャリアを吸収
してストレージタイムを減少させた高速動作可能なＩ２
Ｌ半導体装置が得られるのでその効果は大きい。
ランジスタのベース領域近傍に少数キャリア吸収用領域
を設け、エミッタ領域に蓄積される少数キャリアを吸収
してストレージタイムを減少させた高速動作可能なＩ２
Ｌ半導体装置が得られるのでその効果は大きい。
第１図及び第２図（ａ）、（ｂ）は本発明の第１及び第
２実施例の平面図及び断面図、第３図は本発明の第３の
実施例の断面図、第４図は従来の１２Ｌ半導体装置の断
面図である。 １・・・・・・Ｐ凰シリコン基板、２・・・・・・Ｎ型
エピタキシアル層、３・・・・・・Ｎ＋Ｊ埋込み層、４
・・・・・・カラー領域、５・・・・・・２塁ベース領
域、６（６ａ、６ｂ）・・・・・・Ｎ塁コレクタ領域、
７・・・・・・ＰＭ領領域８・・・・・・縦ＷＮＰＮ）
ランジスタ、９・・・・・・横型ＰＮＰトランジスタ、
１０・・・・・・正孔吸収用Ｐ屋領域、１１・・・・・
・ベース電極、１２・・・・・・素子分離用Ｐ型領域、
１３・・・・・・Ｐ型基板とＮｆｉエピタキシャル境界
面。 代理人 弁理士 内 原 晋−与゛−″１・・雫
１図
２実施例の平面図及び断面図、第３図は本発明の第３の
実施例の断面図、第４図は従来の１２Ｌ半導体装置の断
面図である。 １・・・・・・Ｐ凰シリコン基板、２・・・・・・Ｎ型
エピタキシアル層、３・・・・・・Ｎ＋Ｊ埋込み層、４
・・・・・・カラー領域、５・・・・・・２塁ベース領
域、６（６ａ、６ｂ）・・・・・・Ｎ塁コレクタ領域、
７・・・・・・ＰＭ領領域８・・・・・・縦ＷＮＰＮ）
ランジスタ、９・・・・・・横型ＰＮＰトランジスタ、
１０・・・・・・正孔吸収用Ｐ屋領域、１１・・・・・
・ベース電極、１２・・・・・・素子分離用Ｐ型領域、
１３・・・・・・Ｐ型基板とＮｆｉエピタキシャル境界
面。 代理人 弁理士 内 原 晋−与゛−″１・・雫
１図
Claims (4)
- （１）第１導電型半導体基板上に形成された第２導電型
エピタキシアル層と前記第１導電型半導体基板と第２導
電型エピタキシアル層との界面に形成された高濃度第２
導電型埋込み層と前記第２導電型エピタキシアル層の所
定領域に形成された第１導電型ベース領域及び該第１導
電型ベース領域内に形成された第２導電型コレクタ領域
とで形成される縦型トランジスタと、前記第１導電型ベ
ース領域に定電流を供給する前記半導体基板上に形成さ
れた半導体素子とから構成されるＩ＾２Ｌし半導体装置
において、前記縦型トランジスタの第１導電型ベース領
域近傍のエミッタ領域に蓄積された小数キャリア吸収用
第１導電型領域を設けたことを特徴とするＩ＾２Ｌ半導
体装置。 - （２）少数キャリア吸収用第１導電型領域を縦型トラン
ジスタの第１導電型ベース領域の周囲に設けた特許請求
の範囲第（１）項記載のＩ＾２Ｌ半導体装置。 - （３）少数キャリア吸収用第１導電型領域が素子分離用
第１導電型領域である特許請求の範囲第（１）項記載の
Ｉ＾２Ｌ半導体装置。 - （４）少数キャリア吸収用第１導電型領域が第２導電型
エピタキシアル層に接する第１導電型半導体基板の一部
である特許請求の範囲第（１）項記載のＩ＾２Ｌ半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065331A JPS61224449A (ja) | 1985-03-29 | 1985-03-29 | Ｉ↑２ｌ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065331A JPS61224449A (ja) | 1985-03-29 | 1985-03-29 | Ｉ↑２ｌ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224449A true JPS61224449A (ja) | 1986-10-06 |
Family
ID=13283823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065331A Pending JPS61224449A (ja) | 1985-03-29 | 1985-03-29 | Ｉ↑２ｌ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245489A (ja) * | 2005-03-07 | 2006-09-14 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-03-29 JP JP60065331A patent/JPS61224449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245489A (ja) * | 2005-03-07 | 2006-09-14 | Toshiba Corp | 半導体装置 |
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